数字电路设计第3页

数字电路设计之VGA的字母显示的verilog实现

modulevga_initials_top(mclk,btn,sw,hsync,vsync,red,green,blue);inputwiremclk;inputwirebtn;inputwire[7:0]sw;outputwirehsync;outputwirevsync;outputwire[2:0]red;outputwire[2:0]green;outputwire[1:0]blue;w

Snail_Walker·2020-08-15 22:31

verilog编写异步时序中的握手信号

在数字电路设计中，往往不存在一个系统共用一个时钟源的情况，在异步电路中，为了使得数据之间的传输不发生错误，基本有以下三种方式：1.寄存器打两拍2.握手信号3.异步fifo下面简单介绍一下握手信号，做过iic

SLAM_masterFei·2020-08-15 22:40

数字电路设计之低功耗设计方法三：操作数隔离

Isolate-operand：就是在进行一些操作比如选择器的时候，我们选择的那个选项有A和B，但是如果我们直到选择的是A，那么B之前一大堆计算就显得没有必要了。所以操作数隔离也就是增加一些选择器件，如果这个操作数不需要的话就不选择它以及不进行之前计算这个操作数所需要的操作。没使用的代码：moduleisolated(A,B,C,D,clk,clr,choose,result);inputwire

Snail_Walker·2020-08-14 09:40

timescale的理解

但是工作了这么多年，由于现在数字电路设计部分一般都要求designer不写timescale，不在design里面加delay。

IC小白_calvin·2020-08-14 03:16

北京邦威思创科技有限公司招聘要求

YoungHonker·2020-08-12 15:49

数字电路设计中的单bit脉冲信号跨时钟域处理

跨时钟域处理一直是数字IC，FPGA等数字电路设计中最常见的问题，英文说法是ClockDomainConversion。

Cs_Kapok·2020-08-12 10:55

芯片设计：verilog断言（SVA）语法

一般在数字电路设计中都要加入断言，断言占整个设计的比例应不少于30%。以下是断言的语法：1.SVA的插入位置：在一个.v文件中：moduleABC();rtl代码SVA断言e

limanjihe·2020-08-09 09:54

FPGA学习——Verilog语法

数字电路设计者利用这种语言，可以从顶层到底层逐层描述自己的设计思想，用一系列的模块来表示及其复杂的数字系统。

_朱坚强·2020-08-09 02:16

verilog入门经验（一） always块使用

（详细解释见VerilogHDL与数字电路设计P38）所以注意，在产生一个信号时，所有产生该信号的条件都应放在一个always块内考虑。

Phenixyf·2020-08-08 18:53

基于Xlinx Artix7 xc7a35t 的数字电子设计实战课程（一）

最近发现有很多没有打好基础就在进行仿真设计的同学，私以为没有系统学习过基础知识的开发根本毫无意义，所以这系列文章将从数字电路设计的基础知识讲起，直到FPGA的应用，深入浅出地为大家提

电磁场与无线技术·2020-08-08 11:26

FPGA中差分信号的定义和使用（一）

做数字电路设计的朋友对差分信号的定义应该都不会太陌生，在当前比较流行的高速串行总线上，基本都是使用的差分信号。比如USB，PCIE，SATA等等。

weixin_33843947·2020-08-07 20:13

FPGA学习笔记

——K.科夫曼为了不被淘汰，从现在起我们不得不做两件事：掌握那些永远不会过期的技能，其中包括物理知识（数字电路设计中的模拟技术、传输线理论、能量守恒理论、天线理论和电源管理理论）和诸如同步、亚稳态和传输时延的设计概念

weixin_30505225·2020-08-07 10:22

testbench

Testbench学习笔记（一）书写testbench是数字电路设计中不可或缺的一项设计方法，主要是提供的是激励。

cncnlg·2020-08-04 13:46

开关三极管的使用误区

数字电路设计中，常常需要把数字信号经过开关扩流器件来驱动蜂鸣器、LED、继电器等需要交大电流的器件，用得最多的就是三极管。

yagnruinihao·2020-08-03 09:52

数字电路信号

数字电路设计对信号的定义包括以下八种：根据强度排列分别为supply，strong，pull，large，weak，midium，small，highz等状态，其中supply，strong，pull，

集成电路基础与数字集成电路设计·2020-07-31 11:48

FPGA经验总结

1数字电路设计中的几个基本概念：1.1建立时间和保持时间：图1建立时间和保持时间关系图建立时间（setuptime）是指在触发器的时钟信号上升沿到来以前，数据稳定不变的时间，如果建立时间不够，数据将不能在这个时钟上升沿被打入触发器

东升西落的月亮·2020-07-30 05:12

【转载】QuartusII软件异常：Error: Top-level design entity " " is undefined

使用Quartus进行数字电路设计时，遇到了下面的编译错误：Info:******************************************************************

恋天的风·2020-07-30 01:44

常用电路设计之分频器的设计

引言分频器在实际数字电路设计中是最基础的，也是最重要的。常见的分频器主要有偶数倍分频器，奇数倍分频器，半整数倍分频器，任意小数倍分频器等。本文主要对最常用的偶数倍分频器和奇数倍分频器展开介绍。

whustxsk·2020-07-29 23:01

QuartusII软件异常：Error: Top-level design entity " " is undefined

使用Quartus进行数字电路设计时，遇到了下面的编译错误：Info:******************************************************************

欧菲博客·2020-07-28 04:49

关于verilog中综合的过程，可综合与不可综合的理解

前言：1）：数字电路设计过程：一：行为级：分析电路功能、性能以及其他兼容性问题，只验证设计功能，不考虑设计的任何时序信息；二：RTL级：寄存器级，只能使用可综合语句结构进行描述三：RTL级综合：把RTL

_陌上花开___了吗·2020-07-15 09:08

vivado上的verilog工程向板卡下载全流程

首先新建一个工程，选择好板卡环境接着添加所需要的源文件，比如.v文件然后配置管脚约束和时序约束，管脚约束将输入输出信号配置到器件的某个引脚，并且包括设置此管脚的电平标准，电流标准，上下拉等时序约束在高速数字电路设计中很重要

qq_43222870·2020-07-14 00:21

片选，怎么看时序图，电路原理图

在数字电路设计中，一般开路输入管脚呈现为高电平，因此片选信号绝大多数情况下

xhanwu·2020-07-13 22:58

数字电路设计的基本方法有哪些

在数字电子技术基础课程中,数字电路设计的数学基础是布尔函数,并利用卡诺图进行化简。卡诺图只适用于输入比较少的逻辑函数的化简。

VX13260562029·2020-07-12 12:05

Vivado使用技巧（16）：SSN转换噪声分析

比如数字电路设计中倾向于使用格雷码编码，正是因为两个相邻的数字用格雷码表示时只有1bit的差异，使得同时转换噪声最小。SSN分析会将I/OBank

FPGADesigner·2020-07-10 16:42

有限状态机设计

转载自：http://www.cppblog.com/CppExplore/archive/2008/01/23/41726.html一、状态机描述状态机理论最初的发展在数字电路设计领域。

qiantuo1234·2020-07-09 21:59

数字集成电路设计-12-状态机的四种写法

引言在实际的数字电路设计中，状态机是最常用的逻辑，而且往往是全部逻辑的核心部分，所以状态机的质量，会在比较大的程度上影响整个电路的质量。

Rill·2020-07-08 04:07

launch edge 和 latch edge 延迟以及静态时序分析相关概念

对很多数字电路设计来说，提高工作频率非常重要，因为高

_陌上花开___了吗·2020-07-06 07:30

嵌入式硬件电路设计基本功

在嵌入式开发领域，软件工程师也要懂硬件，所谓能软能硬才能称霸一方，以下文章转载自嵌入式资讯精选公众号，仅供阅览不代表本平台观点作者走的电子开发道路其实和大多数人说的一样，基本的路线为模拟电子→数字电路设计

嵌入式程序猿·2020-07-06 06:06

linux下的嵌入式开发技能（嵌入式工程师必备）

一、嵌入式硬件开发：熟悉电路等知识，非常熟悉各种常用元器件，掌握模拟电路和数字电路设计的开发能力。

weixin_30270561·2020-07-05 20:39

[资料分享] 深受电子工程师喜爱的电路资料大合集

[资料]OpenCV图像处理程序大集合[资料]C语言常见问题集[资料]FPFACPLD数字电路设计经验分享[资料]开关电源设计软件SMPSCalV5.0版下载[资料]EMC电子工程师必备手册[资料]PL2303

tyyisyuanyuan·2020-07-05 15:06

Verilog HDL——层次建模的概念

设计方法学数字电路设计中有两种基本方法：自底向上和自顶向下。自顶向下：首先定义顶层功能块，进而分析需要哪些构成顶层模块的必要的自模块，然后对子模块进行分解，直到达到无法进一步分解的底层功能块。

越长大越孤单wz·2020-07-05 08:03

一种芯片验证工具---验证FPGA板

半导体行业，特别是集成电路研发公司，比如SOC，MCU之类的集成芯片，在设计之初，为了确保设计的正确性，都需要对设计进行充分的验证，而一种验证方式是将数字电路设计工程师设计的电路模拟到FPGA上，将FPGA

NTMR·2020-07-04 22:53

嵌入式做驱动，做系统，以及做应用，分工有什么区别。

一、嵌入式硬件开发：熟悉电路等知识，非常熟悉各种常用元器件，掌握模拟电路和数字电路设计的开发能力。

小月贺金山·2020-07-04 15:20

减少资源占用的方法--避免产生全比较器

今天在看这本书《VHDL数字电路设计教程》中第76页有写到如何避免使用全比较器，觉得可以记录下来，以后在写代码的时候可以借鉴。

R@·2020-07-04 07:33

嵌入式驱动方面，这篇文章讲绝了！

欢迎进群哈65261457001嵌入式驱动开发到底学什么嵌入式大体分为以下四个方向：一、嵌入式硬件开发：熟悉电路等知识，非常熟悉各种常用元器件，掌握模拟电路和数字电路设计的开发能力。

ঞོ听闻꧔ꦿ·2020-06-29 17:47

UNISOC-数字电路设计工程师-几道笔试题整理

1、三极管作开关时工作在什么区域（）A.饱和、放大B.击穿、截止C.放大、击穿D.饱和、截止解析：一共有放大区，饱和区，截止区三个区工作在开关状态时是截止和饱和（饱和区-开关接通，截止区-开关断开）作为放大器用时工作在放大区2、总线中的串行总线有（）A.SPIB.UARTC.SDIOD.IIS解析：可自行百度3、进程中的信号赋值语句，其信号更新是A.按顺序完成； B.立即完成； C.在进程的最后

weixin_43343190·2020-06-29 08:52

FPGA/IC设计入门

我们这里只讨论数字电路设计。

weixin_34326558·2020-06-28 17:30

(转)说说芯片设计这点事

就是芯片设计有哪些活做,这并不是全面完整的系统介绍，只是个人的了解和总结，希望抛砖引玉，也许不全面,不正确,欢迎同学们指正和补充说到数字芯片,不能不说FPGA,这种是可编程的数字电路,用法原理也不说了,数字电路设计的目标

Joe?·2020-06-28 16:21

SOC设计——多时钟源切换MUX设计

在数字电路设计中，模块的运行时钟切换时，需要考虑到是否会产生毛刺，小小的毛刺有可能导致电路运行的错误。所以时钟切换时需要特别的处理。

摆渡沧桑·2020-06-27 11:07

fpga复位的几种方法

在数字电路设计中，设计人员一般把全局复位作为一个外部引脚来实现，在加电的时候初

bangbang170·2020-06-27 05:51

解决proteus仿真时出现的错误 Cannot open 'C:\User\***\AppDate\Local\Temp\LISA4832.SDF'

前言学习单片机和数字电路设计都要用到Proteus仿真软件对电路图进行模拟仿真，这时候如果你的电脑用户名含中文字符就会报如下错误。

逝不等琴生·2020-06-25 18:39

射频放大电路的优化及ADS仿真

由于工作频率的日益提高，模拟和数字电路设计工程师们正在不断地开发和改进电路，用于无线通信的模拟电路是在GHz波段，高性能的计算机、工作站以及PC机所用电路的时钟频率不断地增加，全球定位系统载波频率在1227.60MHz

当我足够好·2020-06-23 20:44

技术系列之状态机（一）

作者：CppExplore网址：http://www.cppblog.com/CppExplore/一、状态机描述状态机理论最初的发展在数字电路设计领域。

actionmoon·2020-06-22 12:17

【FPGA——基础篇】数字电路设计——三态门

1.whatisThree-stategate?三态指其输出既可以是一般二值逻辑电路，即正常的高电平（逻辑1）或低电平（逻辑0），又可以保持特有的高阻抗状态。高阻态相当于隔断状态（电阻很大，相当于开路）。高阻态是一个数字电路里常见的术语，指的是电路的一种输出状态，既不是高电平也不是低电平，如果高阻态再输入下一级电路的话，对下级电路无任何影响。2.why?高阻态的意义在于实际电路中不可能断开电路，引

Lily_9·2020-06-22 00:13

2019年HUAWEI春招IC校招笔试题

华为2019数字电路设计校招笔试题1.单选已知“a=1'b1;b=3'b001;”那么{a,b}=()?

一条摸水鱼·2020-06-21 19:59

数字电路设计入门(fpga/asic)

我们这里只讨论数字电路设计。实际上就是如何把我们从课堂上学到的逻辑电路使用原理图(很少有人用这个拉)，或者硬件描述语言(Verilog/VHDL)来实现，或许你觉得这太简单了，其实再复杂的设计也就

Augusdi·2020-06-21 17:51

信息论的两个定律和一个原理

今天来说说信息论，信息论的创始人是香农，这老兄是一个全才性的科学家，他很年轻的时候啊，就提出了用布尔代数设计数字电路的原理，这成为了后来计算机和其他数字电路设计的基础。

阿中2016·2020-03-13 11:43

逻辑电平（TTL/CMOS/LVDS/LVPECL/CML）

低速逻辑电平TTL/CMOS/LVTTL/LVCMOS逻辑电平介绍传统单板设计中，TTL和CMOS逻辑电平被广泛应用，是数字电路设计中最常见的两种逻辑电平，LVTTL和LVCMOS是它们的低电平版本。

结界很厚·2020-02-02 13:01

verilog HDL 进击之路

Verilog进击之路-夯实基础第一节之结构化设计随着数字电路设计的复杂化和专业化，传统的电路设计逐渐没落，VerilogHDL逐渐走入历史舞台。好多人并不是不会Verilog，而是缺乏细致的了解。

执剑行者·2020-01-04 10:00

组合逻辑电路设计

组合逻辑电路设计数字电路设计分为几个等级，分别为architecturelevel，架构级别，或者说是算法级别；behaviorallevel，行为级；registertransformlevel,RTL

集成电路基础与数字集成电路设计·2019-12-15 13:59

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