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硬件编程VHDL
Android手机控制树莓派制作的四驱小车
手机客户端：https://github.com/darlinglele/raspberry-client-------全文年初的时候看到@段念-段文韬的这篇文章《使用树莓派制作的远程开门器》后，觉得
硬件编程
似乎没有想象的难
lessisawesome
·
2020-06-27 01:10
python
树莓派
使用ISE调用modelsim进行工程仿真时报错：Library std not found
#**Error:
VHDL
Compilerexiting#D:\Applications\ModelsimSE_64_10.1c\win64\vcomfailed.看到这种问题很无助啊，首先库已经被编译过了
superb11
·
2020-06-26 23:43
第二章
VHDL
语言元素
第二章
VHDL
语言元素2.1
VHDL
语言的客体2.2
VHDL
语言的数据类型2.3
VHDL
数据类型转换2.4
VHDL
词法规则与标识符2.1
VHDL
语言的客体
VHDL
语言中，可以赋予一个质的对象就称为客体。
skyyunmi
·
2020-06-26 12:43
学习历程----嵌入式系统编程
第四章
VHDL
的主要描述语句
第四章
VHDL
的主要描述语句4.1
VHDL
顺序语句4.2
VHDL
并行语句用
VHDL
语言进行设计时，按描述语句的执行顺序进行分类，可将
VHDL
语句分为顺序执行语句（Sequential）和并行执行语句（Parallel
skyyunmi
·
2020-06-26 12:43
学习历程----嵌入式系统编程
Leon2微处理器IP核原理及应用
Leon2是以
VHDL
形式存在的软核、完全可综合、内部硬件资源可裁剪、主要面向嵌入式应用系统、可以用FPGA／CPLD和ASIC等技术实现。
skykill2000
·
2020-06-26 12:54
CPU/总线
可综合&不可综合
VerilogHDL和
VHDL
相比有很多优点，有C语言基础的话很容易上手。
shengzhuzhu
·
2020-06-26 09:36
FPGA
[Python玩转物联网]Micropython GPIO IRQ处理
在做
硬件编程
的时候我们经常需要用IRQ来处理硬件的中断请求，比如键盘被按下的时候就会触发一个键盘中断，MCU在收到中断请求之后就需要作出相应的处理。
fnd
·
2020-06-26 05:41
VHDL
并行语句于顺序语句的理解
VHDL
的并行语句用来描述一组并发行为，它是并发执行的，与程序的书写顺序无关。
r91987
·
2020-06-26 05:39
嵌入式
一周掌握 FPGA
VHDL
Day 1
今天给大侠带来的是一周掌握FPGA
VHDL
Day1，今天开启第一天，下面咱们废话就不多说了，一起来看看吧。
FPGA技术江湖
·
2020-06-25 17:52
FPGA学习系列
一周掌握 FPGA
VHDL
Day 2
今天给大侠带来的是一周掌握FPGA
VHDL
Day2，今天开启第二天，带来
VHDL
的基本结构，话不多说，上货。每日十分钟，坚持下去，量变成质变。
FPGA技术江湖
·
2020-06-25 17:52
FPGA学习系列
基于FPGA
VHDL
的 ASK调制与解调设计（附源码）
昨日已经给各位大侠带来基于FPGA
VHDL
的FSK调制与解调，由于发表未声明原创，昨日文章已删除，今日重新推送。
FPGA技术江湖
·
2020-06-25 17:20
FPGA项目开发经验分享
基于
VHDL
的vivado2017.4使用教程
一、新建工程首先打开vivado2017.4点击createproject点击next为新建的工程起名字，路径和名字都不要有中文起好名字后点击next选择RTLproject，勾选donotspecifysourcesatthistime,表示以后再配置资源文件选好了之后点击next输入你的FPGA板的型号，我的是xc7a100tcsg424然后点击nextfinish之后，如图所示，可以配置语言
仰望天空的星星
·
2020-06-25 17:33
vivado
rosserial_arduino开发，string、array消息类的解读和优化。
使用rosserial_arduino功能包能把ros的msg消息转换成标准的.h头文件供
硬件编程
使用。传输大量的数据时，比如一长串的字符、元素很多的数组。常用的数据类型是string，array。
qq_278667286
·
2020-06-25 14:40
ros
arduino
单片机
转载：如何学习FPGA
转载：https://blog.csdn.net/k331922164/article/details/44626989一、入门首先要掌握HDL（HDL=verilog+
VHDL
）。
杜勇老师
·
2020-06-25 12:16
FPGA技术
linux系统上实现vivado调用VCS仿真教程
前期准备：确认安装vivado软件和VCS软件VCS软件最好安装VCS-MX的版本，可以混合编译Verilog和
VHDL
语言由于在linux系统中个人用户各种权限被限制，导致很多地方无法正常使用软件之间的协调工作
南国之邱
·
2020-06-25 05:16
linux
FPGA
Altium Designer精简版
AltiumDesigner是使用非常广泛的原理图/PCB设计工具，它还支持
VHDL
等其它EDA设计功能。虽然现在的工作不是画PCB，但偶尔也会DIY一下，自娱自乐。主要工具就是AD系列的多个版本。
星沉地动
·
2020-06-24 22:52
学习笔记
基于FPGA/CPLD设计与实现UART(
VHDL
)
http://www.dzkf.cn/html/EDAjishu/2007/0508/2048_2.html1引言由于微电子学和计算机科学的迅速发展，给EDA(电子设计自动化)行业带来了巨大的变化。特别是进入20世纪90年代后，电子系统已经从电路板级系统集成发展成为包括ASIC、FPGA/CPLD和嵌入系统的多种模式。可以说EDA产业已经成为电子信息类产品的支柱产业。EDA之所以能蓬勃发展的关键因
ChipArtist
·
2020-06-24 20:52
FPGA学习的一些误区
软件编程的思想根深蒂固，看到Verilog或者
VHDL
就像看到C语言或者其它软件编程语言一样。一条条的读，一条条的分析。如果这些菜鸟们始终拒绝去了解为什么FPGA是可以编程的，不去了解FPGA的内
makebuaa
·
2020-06-24 13:09
FPGA
[zz]单片机入门的几点建议
[zz]单片机入门的几点建议单片机的重要性在后PC时代逐渐加重了，现在更多的电子设计者和爱好者讨论最多的话题莫过于嵌入式系统的设计，C51、
VHDL
、RTOS、CPLD、FPGA、DSP、ARM已是当今挂在电子工程师嘴边最多的几个词
leizhige
·
2020-06-24 03:27
如何学习FPGA
一、入门首先要掌握HDL（HDL=verilog+
VHDL
）。第一句话是：还没学数电的先学数电。然后你可以选择verilog或者
VHDL
，有C语言基础的，建议选择
VHDL
。
队长-Leader
·
2020-06-24 00:58
FPGA
选择
VHDL
还是verilog HDL？
选择
VHDL
还是verilogHDL？硬件描述语言HDL（HardwareDescribeLanguage）HDL概述随着EDA技术的发展，使用硬件语言设计PLD/FPGA成为一种趋势。
jg24
·
2020-06-23 21:24
VHDL
实现4线-16线译码器
源代码：libraryieee;useieee.std_logic_1164.all;entitydecoder4_16isport(i:instd_logic_vector(3downto0);y:outstd_logic_vector(15downto0));enddecoder4_16;architecturefuncofdecoder4_16isbeginprocess(i)beginyy
海木石
·
2020-06-23 11:07
VHDL
顶层调用Verilog模块（转）
VHDL
调用Verilog模块的时候，要在实例化模块前，加上“verilogmodelGM：”
VHDL
调用verlog：verilogmodule：//Verilog底层文件里的端口声明modulem(
gududeyhc
·
2020-06-23 11:52
FPGA
(转)介绍两个CRC源码生成工具，可生成Verilog和
VHDL
介绍两个CRC源码生成工具，可生成Verilog和
VHDL
一、在线网页生成工具打开http://www.easics.com/webtools/crctool，根据需要设置CRC的多项式参数，点击生成就可以了
carldada
·
2020-06-22 20:32
Verilog以及
VHDL
所倡导的的代码准则
文章目录写在前面正文前缀关于大写的说明关于初始化信号的注意事项XilinxrelatedHDLcodingguidelinesAltera'sRecommendedHDLCodingStylesLatticeHDLCodingGuidelinesopencores_coding_guidelines参考资料写在前面对于代码准则这个话题，各个公司或者机构都有各自的要求，但是他们之间的统一性在于这样一
李锐博恩
·
2020-06-22 04:16
#
数字设计基础教程
代码风格
设计Soc并使用FPGA实现的流程及软件简介
作为完整的系统，Soc既要包括处理器核、总线、外设等硬件，又要包括处理器需要执行的指令，就涉及到了“
硬件编程
”和“软件编程”。
JasonKangXX
·
2020-06-21 22:11
Doxyfile的使用
多平台支持（Linux,Windows,Mac），多编程语言支持（C++,C,Java,Python,Fortran,
VHDL
,PHP,C#等等）。
Galaxy_Li
·
2020-06-21 20:48
Doxygen
Vivado使用技巧（19）：使用Vivado Simulator
VivadoSimulator基本操作VivadoSimulator是一款硬件描述语言事件驱动的仿真器，支持功能仿真和时序仿真，支持
VHDL
、Verilog、SystemVerilog和混合语言仿真。
FPGADesigner
·
2020-06-21 20:28
FPGA
考研还是直接工作？嵌入式or前端
点击上方蓝字关注「中产之路」星友提问：回答：1、研究生(09-12年)时期学过嵌入式，玩过开发板、弄过BSP、Vxworks、FPGA，写过C/C++，
VHDL
、Verilog。
湾区人工智能
·
2020-06-21 17:46
数字电路设计入门(fpga/asic)
实际上就是如何把我们从课堂上学到的逻辑电路使用原理图(很少有人用这个拉)，或者硬件描述语言(Verilog/
VHDL
)来实现，或许你觉得这太简单了，其实再复杂的设计也就
Augusdi
·
2020-06-21 17:51
IC
杭州大华面试题目-硬件工程师(2010-03)
8．通过CPLD芯片，运用
VHDL
语言来
heanyu
·
2020-06-21 01:05
各种题目收集
FPGA基础知识极简教程（8）详解三态缓冲器
博文目录写在前面正文全双工与半双工FPGA和ASIC中的三态缓冲器如何在
VHDL
和Verilog中推断出三态缓冲区参考资料交个朋友写在前面下面用举例子的方式引出三态门，内容过长，大家可直接跳过，进入正文
李锐博恩
·
2020-06-20 23:51
#
数字设计基础教程
FPGA/ASIC初学者应该学习Verilog还是
VHDL
？
博文目录写在前面正文常识讨论数据分析写在最后参考资料交个朋友写在前面个人微信公众号：FPGALAB个人博客首页正文对于FPGA或者ASIC的初学者来说，选择哪种语言貌似应该根据自身的需求而定，例如实验室项目需要使用哪种语言，或者实验室师兄师姐使用了哪种语言，或者导师推荐你学习哪种原因，这都是硬性需求了，因为你需要完成项目的接手，所以必须根据要求而来！常识讨论但如果你没有这些顾虑呢？该如何做出选择？
李锐博恩
·
2020-06-20 23:50
#
数字设计基础教程
#
电子
信息
半导体科普知识
Verilog热度
语言对比
少儿
硬件编程
：摸得到，更好玩！-DFRobot造物粒子套件 |大家测541
科技美学|大家测活动（第20200615期）由科技美学与DFRobot联合发起，邀你一起来使用最新的DFRobot造物粒子套件“参加本活动您需要付费0元”报名地址：https://www.wenjuan.com/s/Nv2QR3m/本期测评产品亮点介绍：造物粒子，是DFRobot公司出品，针对6~12岁孩子研发的教玩具，以全球孩子都在学的micro:bit主板为核心，零基础或有一定scratch基
科技美学
·
2020-06-15 00:00
verilog，
vhdl
，bdf文件一起综合
bdf文件创建：对于FPGA来说，这三种文件都是对硬件电路描述，都是可以综合的，而且可以混合使用，一般想直观一点的话，可以用verilog或则
vhdl
写模块，然后将代码文件实例化为元件，然后放入到bdf
菜芽caiya
·
2020-06-12 21:00
绥芬河口岸入境患者第一批出院！
__biz=MjM5NDg4OTEwMQ==&tempkey=MTA1N185cmF4L0NQdHFMUkowM0RMZmNO
VHdl
MlVNMGJfNUQ5NElodnpXTldUQnpTcjdMSUwzcjFpQl9vdkNjTTViLURpYlBUYXROdFhEcjVjSkpNNEpPT0NzbklLVjBCRDFWODdWRXBRZj
健康报
·
2020-04-21 00:00
VHDL
数据类型及运算符问题解决-记录更新
std_logic_vector(orstd_logic)等类型的运算代码示例1：运算符的重载--useieee.std_logic_unsigned.all;...signala:std_logic_vector(4downto0);signalb:std_logic_vector(3downto0);signalc:std_logic_vector(3downto0);...a<=b+c;在q
EE_Young
·
2020-03-30 08:47
python3环境搭建
的环境）wget-r--no-parent-A'epel-release-*.rpm'http://dl.fedoraproject.org/pub/epel/7/x86_64/e/sudorpm-U
vhdl
.fedoraproject.org
_Reality
·
2020-03-28 14:17
基于
VHDL
的输出长度可变的SPI通信模块
在电子设计中，通常我们会遇到FPGA和MCU联合开发的问题，而SPI是一种用于二者通信的好方式。在本代码中，并行输入可变长度的数据，串行输出，实用性非常好，可作为模块进行移植。(以128位为例）libraryieee;useieee.std_logic_1164.all;useieee.std_logic_arith.all;useieee.std_logic_unsigned.all;entit
言丶武
·
2020-03-28 12:51
用
VHDL
编写任意占空比方波信号输出
一个比较实用的小程序，在很多地方可以用到，实测可用。libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityreseterisport(clk:instd_logic;--输入时钟100Mhzreset_out:bufferstd_logic:='1');--初始设为高电平endreseter;arch
言丶武
·
2020-03-26 16:16
Design Compiler进行数字综合
DesignCompiler功能DesignCompiler的主要功能是将所写的行为级（behaviorlevel）描述的Verilog/
VHDL
文件转化为结构级（structurelevel）的Verilog
学而时习之_不亦说乎
·
2020-03-20 22:55
linux和micropython的关系
说到这里，很多人可能想到的是树莓派、香蕉派，因为支持linux系统，可以进行
硬件编程
，同时带了rpi等python库，让你可以用python控制硬件的gpio口等。实
鼾声鼾语
·
2020-03-20 17:36
1.数字IC设计全流程
设计流程为: 算法模型(C/C++/Matlab)--->RTLHDL
VHDL
/Verilog--->NetlistVerilog--->LayoutGDSII--->Tape-Outstandcelllibrary
少年不在了
·
2020-03-19 13:04
IC设计流程
IC验证
Scratch/PicoBoard接口
NewPicofromSparkfun其实两三年前就接触过Scratch，只是没有想到Scratch也逐渐开始
硬件编程
。
小鱼儿他老汉
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2020-03-18 09:27
lec3
VHDL
第三次作业
chapter1010.16.二进制加法。实现两个十六进制数相加2A+3C2A+3C==66Hex=102Dec10.18.位计数电路。用全加器设计一个电路，接受一个7位输入，输出一个表示输入中1的个数的3位二进制数。设计思路：从输入的低位开始扫描序列，设计的全加器为3位，将输入的每一位的高2位补0，并与上一次输入的结果一同输入到一个新的全加器中，若该位为1则结果加1，若该位为0则结果不变，这样最
海海不想起床
·
2020-03-16 20:02
日常总结 2017年3月24日
第二节小课赵主任开会，第二节大课
VHDL
。中午起来嗑了颗药。下午近现代史，然后就图书馆了。在图书馆本来打算写一封建议信的，但是框架不完全就去构建框架了。
Mr_Leekon
·
2020-03-12 23:17
日常总结 2017年3月10日
早上起来略晚，早餐后上
VHDL
的课。午饭后在宿舍睡了一会儿觉。下午第一节，中国近代史纲要，下课后就去了图书馆，把明晚议题全部写完。晚饭后，看了一下搞笑视频，然后就看CS50。
Mr_Leekon
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2020-03-12 23:54
云服务业界动态简报-20170122
通过FPGA云服务器，企业可以进行FPGA
硬件编程
，可将性能提升至通用CPU服务器的30倍以上，而只需支付相当于通用CPU约40%的费用。腾讯云成为国内首家在云端开放FPGA计算服务的云服务商。
Captain7
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2020-03-03 08:12
VHDL
语言的强制类型转换问题
现在需要新建一个
VHDL
子模块，利用已经得到的频率计数来计算最终的结果。
言丶武
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2020-02-26 16:05
用
VHDL
编写简单的按键消抖程序
一般按键延时在20ms左右，根据时钟频率决定你的计数范围。程序非常简单，但经常用到，对于FPGA初学者要好好学习这部分。libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityreseterisport(clk,reset_in:instd_logic;--按键按下时为0reset_out:outstd
言丶武
·
2020-02-17 06:46
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