E-COM-NET
首页
在线工具
Layui镜像站
SUI文档
联系我们
推荐频道
Java
PHP
C++
C
C#
Python
Ruby
go语言
Scala
Servlet
Vue
MySQL
NoSQL
Redis
CSS
Oracle
SQL Server
DB2
HBase
Http
HTML5
Spring
Ajax
Jquery
JavaScript
Json
XML
NodeJs
mybatis
Hibernate
算法
设计模式
shell
数据结构
大数据
JS
消息中间件
正则表达式
Tomcat
SQL
Nginx
Shiro
Maven
Linux
硬件编程VHDL
十进制计数器的设计
目的1.掌握
VHDL
语言的时序逻辑电路的设计方法；2.掌握计数器的设计方法。内容设计并实现一个带有异步复位、同步时钟使能的十进制计数器。
Lower_Lamb
·
2020-07-27 18:14
EDA
【
VHDL
】同步复位、置位的D触发器设计
题目描述：用
VHDL
语言设计一个同步复位、置位的D触发器原理：D触发器是能够存储1位二进制码的逻辑电路，它有两个互补输出端，其输出状态不仅与输入有关，而且还与原先的输出状态有关。
明天又是周六了
·
2020-07-27 17:24
VHDL
实现优先排队电路
libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitypaiduiisport(a,b,c:instd_logic;aout,bout,cout:outstd_logic);endentitypaidui;architectureartofpaiduiissignalouts:std_logic_ve
joy ding
·
2020-07-27 14:35
优先排队
VHDL
VHDL
八位全加器的设计
VHDL
编程语言八位全加器的设计LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYADDER4BISPORT
joy ding
·
2020-07-27 14:35
vhdl
Arduino小程序——超声波避障遥控小车
之前偶然间了解到Arduino，脑子一热果断入手一套简单的小车开发套件，后来由于忙些其他的东西，就把它丢在角落里吃灰了……上个月正好表妹过生日，决定弄一弄也算准备一个诚意满满的小礼物了；这也是第一次接触
硬件编程
长空孤月ysc
·
2020-07-27 13:36
vhdl
综合设计项目总结—倒车雷达项目设计
总体方案设计1.设计思路于分析（1）对设计目标的认识本次综合设计是要设计一个倒车雷达的装置，倒车雷达的主要作用是在汽车倒车时，利用车尾的超声波模块向四周发送超声波，超声波在接触到障碍物时反射信号，被超声波模块所接收，模块根据超声波发送和返回之间的时间差以及超声波传输的速度，就能计算出车体和障碍物之间的实际距离。对于不同的距离，产生不同的声音来提醒驾驶员，使停车更加容易，更加安全。本次实验要求能够根
Arielwyy
·
2020-07-27 12:22
课程学习
【短道速滑二】古老的基于亮度平均值的自动Gamma校正算法。
AutoGammaCorrection，找到一个比较古老的代码，详见：https://github.com/PedramBabakhani/Automatic-Gamma-Correction，配套的代码使用
VHDL
Imageshop
·
2020-07-26 12:00
object "std_logic" is used but not declared
Q1：
VHDL
erroratminute.vhd(10)：object"std_logic"isusedbutnotdeclared或者
VHDL
erroratminute.vhd(32)：can'tdeterminedefinitionofoperator
jobszheng5
·
2020-07-16 01:28
FPGA
Linux MTD下获取Nand flash各个参数的过程的详细解析 （转）
，其实也就是nand_get_flash_type，下面对其详细解析：【看此文之前，一些有必要先解释的术语】1.Program(编程)：此处的编程，不是写软件，写代码，而是对于硬件来说的，可以理解为对
硬件编程
timequark
·
2020-07-16 00:41
Embedded
System/RTOS
分频电路(偶分频、奇分频）
在时序电路设计中，几乎所有的信号都需要依靠时钟向前传递，因此在进行
VHDL
开发前需要确定所需的时钟频率。偶数分频电路偶数倍分频是最简单的一种分频模式，可通过计数器来实现，有多种实现方法。
在路上的少年
·
2020-07-15 22:46
FPGA
嵌入式设计复习题
(×)3.
VHDL
的基本单元描述不包括库。(×)4.嵌入式ARM架构的嵌入式处理器同时支持大端、小端（Big/Little-Endian）数据类型。(×)5.ARM9TDMI中的T代表增强型乘法器。
cometwo
·
2020-07-15 21:41
2013
基于STC串口通信和VC6.0MFC编程的电子琴设计
电子实训课程实验项目--电子琴【前言】为进一步激发学生对于
硬件编程
的兴趣而开展的课程“电子实训”课程到目前为止已经要告一段落了。
南柯一梦正传
·
2020-07-15 21:04
51单片机
MFC
按键消抖原理及
VHDL
代码实现
按键消抖原理及
VHDL
代码实现按键抖动原理如上图所示，当我们按下FPGA上的button键之后，我们理想的状态如黑线所示，但是实际的情况是如红线所示，会有几次的来回抖动，然后才会变得稳定。
Somnus_z
·
2020-07-15 18:21
VHDL
初级
VHDL
中按键消抖的一种方法--延时性消抖
VHDL
中按键消抖的一种方法--延时性消抖在本例子中,input是按键的输入，output是消抖之后的按键输出是clk经历8个上升沿之后就让output输出一个CLK周期的高电平！
liuyixin01
·
2020-07-15 14:59
硬件电路设计
【ARM杯】关于Modelsim仿真出现“Unknown identifier: unisim”错误的解决办法
/xilinx/
vhdl
/unisim".#Nosuchfileordirectory.#ERROR:serial.
vhdl
(8):Library
harderandbetter
·
2020-07-15 11:52
一些技巧
ARM杯
VHDL
中间信号的使用
在模块化程序设计中，系统模块包括模块A、模块B等等。当你想要将模块A中某一信号的输出当做整个系统模块输出，但这一信号同时又是模块B的输入时，方法是在系统模块中加入一个中间信号变量。例如模块A的输出信号为yi，只需在系统模块中声明一个信号如di，将yi的值赋给di，最后把di作为系统输出，yi作为模块B的输入即可。libraryIEEE;useIEEE.STD_LOGIC_1164.ALL;useI
行舟人
·
2020-07-15 10:51
Vivado Hls 设计流程总结
Tesbench，C/C++源代码和Directives，相应的输出为IPCatalog，DSP和SysGen，特别的，一个工程只能有一个顶层函数用于综和，这个顶层函数下面的子函数也是可以被综合的，会生成相应的
VHDL
钱小波
·
2020-07-15 06:44
高级综合
C/C++
vivado设计流程
vivado设计流程分为三部分，输入、综合、实现输入可以为verilog/
VHDL
的.v文件和.vhd文件。综合用到第三方网表EDIF文件和.xdc的约束文件。
魔亦有道
·
2020-07-15 01:53
Zedboard学习
vivado入门与提高
Vivado HLS设计流程及实例演示
1、传统的RTL设计流程传统用于FPGA设计的方法都是基于RTL描述的，RTL即基于Verilog/
VHDL
等硬件描述语言直接对所需要实
whustxsk
·
2020-07-14 19:43
Vivado
HLS
单片机与串口助手通信时数据格式转化问题
一、概述在单片机与串口助手通信时存在很多问题，毕竟一个是通过
硬件编程
控制的，一个是通过软件编程实现的，两者之间并没有很大的兼容性。
君子不怨
·
2020-07-14 19:17
单片机
通信问题
数据格式转化
国内数字IC设计、数字前端校招要求(华为紫光复旦微)
岗位要求1、微电子、计算机、通信工程、自动化、电磁场等相关专业；2、符合如下任一条件者优先：（1）熟悉
VHDL
/Verilog、SV
king阿金
·
2020-07-14 18:54
vivado2018【工程的建立以及原理图设计方法】
创建工程就不说了，直接从添加工程文件开始点击+号添加设计文件点击+号或者下方的createfile文件类型为
VHDL
重复添加多个文件，finish编辑
VHDL
代码写了一个简单的逻辑门代码，注意语法，实体端口定义的最后一个端口没有分号
Jakcia
·
2020-07-14 14:20
EDA工具
vivado使用心得（吐槽）
这个学期主要是用vivado写CPU，用verilogHDL
硬件编程
语言，预计这个学期也会遇到各种各种坑，所以打算把每个坑都记录下来，算是记录一下遇到的各种问题和解决方案。
有些时候甚至幼稚
·
2020-07-14 12:42
vivado使用中遇到的坑
Vivado 快速合并两个工程
一个工程中有的源文件可以分为三类：子模块的源文件（.v、.
vhdl
等）使用
hb_wxz
·
2020-07-14 11:20
IC前端设计工程师
IC前端设计指逻辑设计，前端主要负责逻辑实现，通常是使用verilog/
VHDL
之类语言，进行行为级的描述，当然，也会要使用一些仿真软件；IC后端设计指物理设计，主要负责将前端的设计变成真正的schematic
bleauchat
·
2020-07-14 08:33
IC设计相关
Vivado使用技巧（1）：综合策略与设置的选择
Vivado开发套件中的综合工具是一款时序驱动型、专为内存使用率和性能优化的综合工具，支持SystemVerilog2012、Verilog2005、
VHDL
2008、混合语言中的可综合子集，以及XDC
bleauchat
·
2020-07-14 08:32
vivado使用相关
DirectSound的应用
而DirectSound就可以完美的解决混音问题，而且它直接针对
硬件编程
，最大程度上减小了游戏进程逻辑对于声音播放效果的
依旧忆旧
·
2020-07-14 05:35
DirectXsound
Vivado使用技巧（22）：综合策略与设置的选择
Vivado开发套件中的综合工具是一款时序驱动型、专为内存使用率和性能优化的综合工具，支持SystemVerilog2012、Verilog2005、
VHDL
2008、混合语言中的可综合子集，以及XDC
FPGADesigner
·
2020-07-14 04:11
FPGA
【
VHDL
】八三编码器
八三编码器**方法一：**使用IF语句程序：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYENCODERISPORT(IN1:INSTD_LOGIC_VECTOR(7DOWNTO0);OUT1:OUTSTD_LOGIC_VECTOR(2DOWNTO0));END;ARCHITECTUREONEOFENCODERISBEGINPROCESS(IN1)BEG
tony_yu_to
·
2020-07-13 21:11
EDA
VHDL
设计一个同步置数、异步清零的D触发器
设计一个同步置数、异步清零的D触发器，其引脚名称和逻辑功能如下表所示。LIBRARYieee;USEieee.std_logic_1164.all;ENTITYdddddISPORT(clk,set,clr,d:INSTD_LOGIC;q,nq:OUTSTD_LOGIC);ENDddddd;ARCHITECTUREardOFdddddISBEGINPROCESS(clk,set,clr,d)isB
阳光大男孩!
·
2020-07-13 20:34
VHDL
基于FPGA的信号发生器
使用的Verilog,学过
VHDL
，但是不熟悉。接下来的几篇文章都是关于FPGA的。转眼就到大四了。以后准备找FPGA的工作。
weixin_42757674
·
2020-07-13 20:59
FPGA
实验三 组合逻辑电路的
VHDL
设计
一、实验目的熟悉QuartusⅡ的
VHDL
文本设计过程，学习简单组合逻辑电路的设计、仿真和测试方法。二、实验内容1.基本命题完成2选1多路选择器的文本编辑输入(mux21a.vhd)和仿真测试等步骤。
weixin_33739646
·
2020-07-13 17:43
实验六 序列信号检测器的
VHDL
设计
一、实验目的（1）进一步熟悉QuartusII软件和GW48-PK2S实验系统的使用方法；（2）用状态机实现序列检测器的设计，了解一般状态机的设计与应用二、实验内容1.基本命题利用QuartusII实现一个8位的序列检测器设计；给出仿真波形。最后进行引脚锁定并进行测试，硬件验证设计电路对给定序列的检测功能。2.扩展命题在上述设计基础上，通过修改设计，实现以最简便的预置方法，获得n位序列检测器的功能
weixin_33701564
·
2020-07-13 17:45
VHDL
时序逻辑器件学习笔记
Contents1.触发器的设计1.1基本D触发器的设计1.1.1几种不同的上升沿触发检测方式1.2异步复位与时钟使能的D触发器1.3同步复位控制的D触发器2.锁存器的设计2.1基本的锁存器2.2含有清零控制的锁存器3.计数器的设计3.1简单的四位二进制加法计数器3.2带有异步复位和同步加载功能的十进制加法计数器4.移位寄存器的设计5.实验题目1）设计一个带计数使能、进位输出、预置数及同步清0的增
杨学学
·
2020-07-13 10:32
VHDL学习笔记
C语言中断处理资料（中断向量地址说明等
由于硬中断服务程序的编写涉及到硬件端口读写操作，使得用户直接和硬件打交道，在程序设计过程中要用到的数据（如硬件端口地址等）比较多，这就使程序员和计算机的硬件设备间缺少一种“缓冲”的作用，况且，用汇编语言来直接对
硬件编程
要方便得多
龙峥嵘
·
2020-07-13 04:47
基于
VHDL
的四路抢答器设计（程序）
libraryieee;useieee.std_logic_1164.all;useieee.numeric_std.all;entitycarrieisport(CLK:std_logic;--扫描脉冲host:instd_logic;--主持人信号answer:instd_logic_vector(3downto0);--抢答信号light:outstd_logic_vector(3downt
cometwo
·
2020-07-13 03:27
单片机笔记
实验四 时序逻辑电路的
VHDL
设计
一、实验目的熟悉QuartusⅡ的
VHDL
文本设计过程，学习简单时序逻辑电路的设计、仿真和测试方法。二、实验1.基本命题用
VHDL
文本设计触发器，触发器的类型可任选一种。
weixin_34161083
·
2020-07-12 23:16
IC设计流程(zz)
1.使用语言：
VHDL
/verilogHDL2.各阶段典型软件介绍：输入工具：SummitSummit公司仿真工具：VCS,VSSSynopsys公司综合器：DesignCompile,BCCompileSynopsys
weixin_30677073
·
2020-07-12 06:47
python以及Arduino
硬件编程
笔记
python以及Arduino
硬件编程
入门笔记学习的个人周报（介绍这周学习的成果）基础学习（交互式编程，脚本式编程）参照菜鸟教程http://www.runoob.com/python/python-tutorial.htmlPython
miss_wangjs
·
2020-07-11 13:10
python
arduino
子程序调用语句
从硬件的角度讲，一个子程序的调用类似于一个元件模块的例化，也就是说，
VHDL
综合器为子程序的每一次调用都生成一个电路逻辑块，所不同的是，元件的例化将产生一个新的设计层次，而子程序调用只对应于当前层次的一部分
liyunguo158
·
2020-07-11 11:01
VHDL
VHDL
借助十进制计数器实现100进制计数器 74160
libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitycount100ISport(clk:instd_logic;rco:outstd_logic);end;architecturedataflowofcount100isSIGNALRCO1:STD_logic;SIGNALRCO2:STD_log
koala_cola
·
2020-07-11 10:24
【杂谈】FPGA之路——Verilog与编辑器的那些事儿
VerilogHDL和
VHDL
是世界上最流行的两种硬件描述语言。在硬件描述语言中是
X-ONE
·
2020-07-10 23:27
Verilog
编辑器
IC设计流程
1.使用语言：
VHDL
/verilogHDL2.各阶段典型软件介绍：输入工具：SummitSummit公司仿真工具：VCS,VSSSynopsys公司综合器：DesignCompile,BCCompileSynopsys
Augusdi
·
2020-07-10 20:41
IC
Agilent ADS中Verilog-A学习
总结这几天的学习，觉得效率太低，我以前有一定Verilog基础，研一时学过一点
VHDL
-AMS，学到现在这
AlphaGQ
·
2020-07-10 20:19
ADS
UVM实战 学习笔记 第一章 与UVM的第一次接触
设计分类非算法设计如网络通信协议算法设计如图形图像处理how使用C/C++建立算法模型（参考模型）设计语言Verilog（主流）版本1995版2001版ps可验证(initial,task,function)，但受限
VHDL
沈醉不知
·
2020-07-10 14:06
UVM学习笔记
[三态门原理]
VHDL
中的INOUT双向口使用
在第一次
VHDL
实验中，要求实现下图所示的非常简单的逻辑功能：由于
VHDL
中实现逻辑功能的语言与C语言类似，稍微学习一下
VHDL
的语法，很容易就写出了实现该逻辑功能的语句：IFS="00"THENA<=
Blademaster QAQ
·
2020-07-10 00:31
VHDL
数字电子技术
IC软件分类
bid=142&f=401FunctionalverificationCadenceNC-VerilogNC-
VHDL
VerilogXLSynopsysVCSVERADevelopersKitLEDACheckerSciroccoSimulatorAldecActiveHDL2SynthesisCadenceAmbitlogicsy
weixin_30955617
·
2020-07-08 15:38
基于
VHDL
语言的多人表决器的设计
基于
VHDL
语言的多人表决器设计实验原理用七个开关作为表决器的7个输入变量，输入变量为逻辑“1”时表示表决者“赞同”；输入变量为逻辑“0”时，表示表决者“不赞同”。
泸州月
·
2020-07-07 19:47
FPGA程序设计
fpga
表决器
vhdl
基于
VHDL
语言分频器电路程序设计
基于
VHDL
语言分频器电路程序设计（汇总）分频器简介：分频器是数字电路中最常用的电路之一，在FPGA的设计中也是使用效率非常高的基本设计。
泸州月
·
2020-07-07 19:47
FPGA程序设计
基于
VHDL
语言八位加法器设计
基于
VHDL
语言八位加法器设计设计思路加法器是数字系统中的基本逻辑器件，减法器和硬件乘法器都可由加法器来构成。多位加法器的构成有两种方式：并行进位和串行进位。
泸州月
·
2020-07-07 19:46
FPGA程序设计
fpga
八位加法器
四位加法器级联
vhdl
上一页
11
12
13
14
15
16
17
18
下一页
按字母分类：
A
B
C
D
E
F
G
H
I
J
K
L
M
N
O
P
Q
R
S
T
U
V
W
X
Y
Z
其他