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C语言简介：小白入门来了
C语言简介：小白入门来了BCPL->newB->C->UNIX->Linux->gccC语言专门编写操作系统的语言，所以天生适合对
硬件编程
，也以运行速度快著称，也非常适合实现数据结构和算法。
我bug了
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2020-08-04 10:45
FIR滤波器的四种实现方式及性能比较【
VHDL
+MATLAB】
EE323DSDProjectReportIntroduction:Inthisproject,wereviewtheknowledgewelearntinthedigitalsignalprocess.ThenweuseMATLABtogeneratethefiltercoefficientsandconvertthemintobinary.Weusesomeaddedsinwavewithdi
ourhonor
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2020-08-04 10:35
Xilinx FPGA中使用PicoBlaze处理器软核
PicoBlaze非常小，只有一个
VHDL
/Verilog文件，KCPSM6在FPGA中只需要26块逻辑单
xddc
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2020-08-04 08:25
FPGA
C++的反思
咱们要有点娱乐精神，关于C++的笑话数都数不清：笑话：C++是一门不吉祥的语言，据说波音公司之前用ADA为飞机
硬件编程
，一直用的好好的，后来招聘了一伙大学生，学生们说我靠还在用这么落后的语言，然后换成C
跟大神学C++/C
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2020-08-04 06:54
编程技术
15年后重新使用FPGA
只认识modul，begin，其他一概不知了，原来使用的是
VHDL
语言，现在的都是Verilog语言，没有办法开始啃书吧！paremeter定义参数，相当于C中的define，不知道对不对。
JohnCage
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2020-08-04 06:55
FPGA
C++ 的反思
咱们要有点娱乐精神，关于C++的笑话数都数不清：1、笑话：C++是一门不吉祥的语言，据说波音公司之前用ADA为飞机
硬件编程
，一直用的好好的，后来招聘了一伙大学生，学生们说我靠还在用这么落后的语言，然后换成
无敌懵哥
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2020-08-04 02:07
杂谈
Verilog-AMS &
VHDL
-AMS
Verilog-AMS和
VHDL
-AMS出现还不到4年，是一种新的标准。
qinxi
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2020-08-03 20:24
CMOS
tech
SOPC
DSP Builder
AlteraDSPBuilder将TheMathWorksMATLAB和Simulink系统级设计工具的算法开发、仿真和验证功能与
VHDL
综合、仿真和Altera开发工具整合在一起，实现了这些工具的集成
hkzy2001
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2020-08-03 17:20
FPGA
matlab
算法
开发工具
工具
tcl
fft
[难题2]
VHDL
定义的信号/变量溢出了，FPGA会怎么处理
Q/T/A/TC：Question/Thinks/Answer/TestCaseQ：
VHDL
中，变量溢出fpga会怎么操作？？
baowxz
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2020-08-03 15:46
难题解决
Lattice专栏
几种常见语言中if条件语句的格式
语句1;}elseif(条件2){语句2;}elseif(条件3){语句3;}...else{语句n;}Pythonif条件1:语句1elif条件3:语句2elif条件2:语句3...else:语句n
VHDL
if
使君杭千秋
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2020-08-02 16:19
数据库
高等程序设计
编程语言
EDA与
VHDL
作业（2）
（唉呀，这样的记录，好无聊啊，以后多记录点代码吧）1.
VHDL
中有哪三种数据对象，详细说明它们的功能特点以及使用方法，举例说明数据对象与数据类型的关系数据对象有常数，变量，信号三种。
Nickee-Lin
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2020-08-01 12:34
FPGA-VHDL
编程-语言
数据
class
阅读
对象
EDA与
VHDL
作业（5）- 1
题目：设计一个异步清零、同步时钟使能和异步数据加载型8位二进制加法计数器。LIBRARYIEEEUSEIEEE.STD_LOGIC_1164.ALLUSEIEEE.STD_LOGIC_UNSIGNED.ALLENTITYBIT8ISPORT(CLK,CLR,EN,LOAD:INSTD_LOGIC;DATA:INSTD_LOGIC_VECTOR(7DOWNTO0);--8位预置数DOUT:OUTST
Nickee-Lin
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2020-08-01 12:34
FPGA-VHDL
基于
VHDL
的数字钟设计
这个是以前的一个作业，当时写的比较用心（感觉胸前的红领巾更鲜艳了）。先贴个程序有时间就再写写详细的设计思路吧！（哼，不信你还会继续写。。。）工程结构如下：下面分部贴上程序1.模块综合-------------------------------------------------------数字钟---------------------------------------------------
stdEnable
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2020-08-01 02:36
Others
VHDL
中txt文件的读写
在对
VHDL
代码进行ModelSim仿真的时候，如果测试一个比较简单的功能，比如简单地测试一个IPCore，那么我们只需要signalName'0');elsehs_i<='1';dv_i<='1'
正义的龍7
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2020-07-31 19:07
VHDL
单片机中的数据存储器ram
每个单元由若干三进制位构成，以表示存储单元中所存放的数值，这种结构和数组的结构非常相似，故在
VHDL
语言中，通常是由数组描述存储器。存储器是用来存储程序和各种数据信息的记忆部件。
EVERSPIN
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2020-07-30 22:20
verilog
VHDL
显示display && 读写文件
系统任务也属于行为级建模，系统任务的调用要出现在initial与always结构中。所有的任务都已$开头。1、$display,$write用于信息的显示和输出。其中，%b或%B二进制%o或%O八进制%d或%D十进制%h或%H十六进制%e或%E实数%c或%C字符%s或%S字符串%v或%V信号强度%t或%T时间%m或%M层次实例\n换行\t制表符\\反斜杠\\"引号”\%%百分号%调用方式：eg：$
weixin_41967965
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2020-07-30 17:38
FPGA开发
Linux环境下学习
VHDL
语言，用GHDL+GTKWave！
转自：http://hi.baidu.com/df_xyz/item/d90f6b0fee851e39f2eafcee最近学习
VHDL
语言，老师告诉我们可以使用Quartus这个软件。
iteye_10993
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2020-07-30 15:15
明德扬点拨FPGA高手进阶 第一章 软件介绍及安装
1.QuartusII1.1QuartusII介绍QuartusII是Altera公司的综合性PLD/FPGA开发软件，原理图、
VHDL
、VerilogHDL以及AHDL（AlteraHardware支持
gjlkgln4534
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2020-07-30 15:57
看思维导图：一文带你学Verilog HDL语言
最为流行的硬件描述语言有两种VerilogHDL/
VHDL
，均为IEEE标准。VerilogHDL具有C语言基础就很容易上手，而
VHDL
语言则需要Ada编程基础。另外Verilog
嵌入式资讯精选
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2020-07-30 13:10
FPGA开发流程和开发前必备知识（Altera芯片 Verilog开发语言）
2、设计输入：设计开始，首先利用EDA工具的文本或者图形编辑器将设计者的设计意图用文本方式（如Verilog、
VHDL
程序）或者图形方式（原理图、状态图等）表达出来。
理实交融
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2020-07-30 05:57
FPGA
一周掌握 FPGA
VHDL
Day 5
今天给大侠带来的是一周掌握FPGA
VHDL
Day5，今天开启第五天，带来常用电路的
VHDL
程序。下面咱们废话就不多说了，一起来看看吧。每日十分钟，坚持下去，量变成质变。
FPGA技术江湖
·
2020-07-29 23:33
FPGA学习系列
fpga
一周掌握 FPGA
VHDL
Day 6
今天给大侠带来的是一周掌握FPGA
VHDL
Day6，今天开启第六天，带来
VHDL
仿真。下面咱们废话就不多说了，一起来看看吧。每日十分钟，坚持下去，量变成质变。
FPGA技术江湖
·
2020-07-29 23:33
FPGA学习系列
一周掌握 FPGA
VHDL
Day 3
今天给大侠带来的是一周掌握FPGA
VHDL
Day3，今天开启第三天，下面咱们废话就不多说了，一起来看看吧。每日十分钟，坚持下去，量变成质变。
FPGA技术江湖
·
2020-07-29 23:33
FPGA学习系列
一周掌握 FPGA
VHDL
Day 4
今天给大侠带来的是一周掌握FPGA
VHDL
Day4，今天开启第四天，带来状态机在
VHDL
中的实现。下面咱们废话就不多说了，一起来看看吧。每日十分钟，坚持下去，量变成质变。
FPGA技术江湖
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2020-07-29 23:33
FPGA学习系列
fpga
一周掌握 FPGA
VHDL
Day 7 暨汇总篇
今天给大侠带来的是一周掌握FPGA
VHDL
Day7，今天开启第七天，带来
VHDL
综合。由于综合内容篇幅较短，本篇也带来一周的汇总篇，话不多说，上货。
FPGA技术江湖
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2020-07-29 23:02
FPGA学习系列
CRC校验码的
VHDL
代码
转自：http://zhangxun0712.blog.163.com/blog/static/8007301200832304247543/首先介绍一个不错的CRC校验的网站，http://www.easics.com/webtools/crctool现在估计所有的工程应用均来自该网站生成的代码。使用方便。但是该网站的代码不易于CRC的学习和研究，但是保证是对的，工程实践证明。现在将我的研究成果
makebuaa
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2020-07-29 21:07
容错设计
Arduino/Microduino与OneNet平台及web服务器端的交互
一、上传近期在做
硬件编程
方面的小学期实验课，采用的硬件是Microduino模块，编程语言风格和C差不多。
看星星的许愿者
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2020-07-29 14:04
基于FPGA的多人表决器（
VHDL
）
七人表决器，外加按键，LED灯和数码管显示。相应外设的功能：按键：表决通过人数（注意按键一般是按下为0，设计程序是需要注意逻辑）LED：当4人以上通过即表示通过决议，LED灯亮。数码管：显示通过的人数libraryieee;useieee.std_logic_1164.all;useieee.std_logic_arith.all;useieee.std_logic_unsigned.all;--
weixin_44891114
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2020-07-29 12:25
七人表决器
VHDL
代码
**七人表决器
VHDL
代码libraryieee;useieee.std_logic_1164.all;entityvoter7777isport(vote:instd_logic_vector(6downto0
ε仙女大佬з
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2020-07-29 11:24
The First Day——暨三人表决器的
VHDL
实现
很遗憾，大三了，才有机会写自己的第一篇所谓技术博客，对于csdn也是慕名已久。身边的很多大牛都随时记录技术小发现，公之到博客，自己觉得这样的形式，是对于技术的热爱和探讨，随手记录从而得到更多的发现，对于技术的长进和提高也是一个极好的手段。这三年来学过很多东西，其实发现过很多值得纪念和书写的技术发现，却都被自己忽略而为有所记录。大学也过了快三年，看到自己日益枯竭的创造力，徘徊在保研还是考研抉择的苦逼
Iceman-noheart
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2020-07-29 09:26
PLD编程（VHDL）
FPGA设计分享
用的较多的硬件描述语言是
VHDL
和Verilog。其中verilog用的更多。FPGA设计需要熟悉芯片的资源（主要是ip核），综合工具仿真工具的使用，理解时序和数字电路，还有就是硬件描述语言。
玩转deeplearning
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2020-07-29 06:03
FPGA
FPGA学习——使用Quartus II+
VHDL
编写数据选择器和奇偶统计校验器并进行波形仿真
数据选择器先大致说一下入门时老师会让编写的数据选择器的原理：数据选择器是指经过选择，把多个通道的数据传送到唯一的公共数据通道上去，实现数据选择功能的逻辑电路称为数据选择器用图来解释更直观：接下来，我们也来做一个用
VHDL
core_lee
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2020-07-29 05:41
FPGA
VHDL
设计触发器和锁存器
D触发器LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYdtriggerISPORT(d,clk:INSTD_LOGIC;q,dq:OUTSTD_LOGIC);ENDdtrigger;ARCHITECTUREdtrigger_behaviorOFdtriggerISBEGINPROCESS(clk)BEGINIF(clk'EVENTANDclk='1')T
zy010101
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2020-07-29 03:47
硬件描述语言VHDL
Quartus-II 全加器的设计
半加器设计过程链接：http://blog.csdn.net/zhengqijun_/article/details/53284245下面全加器的设计采用层次结构的
VHDL
程序
zhengqijun_
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2020-07-29 03:58
FPGA
VHDL
一、
VHDL
描述由两大部分组成（1）实体：以关键字ENTITY引导，ENDENTITY结尾的语句部分。
zhengqijun_
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2020-07-29 03:26
FPGA
VHDL
细节笔记（含std_logic Libraries标准库的技术手册）
1.others=>'0'是什么意思？q'0');表示将q的所有位赋值为0，当q位数较多时比较方便。。。2.if(clk’eventandclk=‘1’)是什么意思？信号属性函数：用来得到有关信号的行为功能信息;信号‘event：当前的一个相当小的时间间隔内有信号事件发生,则返回’true’,否则返回‘false’;3.关于conv_std_logic_vector和conv_integer这两个
iYUNDI
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2020-07-29 02:33
VHDL
VHDL
新手实验
EDA自学实验安排2009-02-1914:12EDA技术－自学－实验安排关于学时安排和实验内容1、一般总学时数安排在52学时左右比较合理，其中1/2为上课，1/2实验，实验内容可以分为4项内容：A、最基本的实验项目，主要用于熟悉EDA工具软件的使用，以使用EDA软件完成一些原数字电路中的电路设计，如译码器，计数器等，方法上可以用原理图输入的方法。如：【实验1】EDA软件的熟悉与使用；【实验2】1
我是Android开发者
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2020-07-29 02:23
FPGA设计—
VHDL
语言篇(1) 模块例化
关于模块例化有两种方式，一种是通过声明，在进行例化，另一种是直接进行例化操作，第一种可以通过configuration进行配置，便于统一管理配置，第二种调用方便，但不能通过configuration进行配置，不利于日后配置结构体。声明：componentport(port1;[port2];...);endcomponent例化：:portmap(port1,[port2],...);直接例化：:
wyf100
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2020-07-29 00:39
VHDL
FPGA开发
【
VHDL
】
VHDL
实现同步置数，异步复位的D触发器设计
同步置数，异步复位的D触发器设计程序`LIBRARYieee;USEieee.std_logic_1164.all;ENTITYDISPORT(clk,R,S:INSTD_LOGIC;D:INSTD_LOGIC_vector(3downto0);Q:OUTSTD_LOGIC_vector(3downto0));ENDentity;ARCHITECTUREoneOFDISBEGINPROCESS(c
tony_yu_to
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2020-07-28 23:02
VHDL
设计一个同步清零的JK触发器
1、设计一个同步清零的JK触发器，其引脚名称和逻辑功能如下表所示。LIBRARYieee;USEieee.std_logic_1164.all;ENTITYjkISPORT(clk,clr,j,k:INSTD_LOGIC;q,nq:bufferSTD_LOGIC);ENDjk;ARCHITECTUREarjkOFjkISBEGINPROCESS(clk)isBEGINIF(clk'EVENTAND
阳光大男孩!
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2020-07-28 22:00
VHDL
VHDL
代码心得2-电子钟
这两天一直在做
VHDL
大作业，先是写了大作业的基础部分-时钟，这部分还是比较简单的，主要是写两个事情，一个是数码管的驱动，一个是时钟高雅的二十四进制和六十进制。
大笨象又大又笨
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2020-07-28 21:04
VHDL
数字时钟设计
libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitysecondisport(clk,clr,en:instd_logic;sec0,sec1:outstd_logic_vector(3downto0);co:outstd_logic);endsecond;architecturesecofseco
weixin_37328901
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2020-07-28 20:00
VHDL
逻辑电路设计：倒车雷达项目
硬件描述语言选择
VHDL
，该工程在CycloneII型芯片上进行验证。12.12更新模块的设计框图，更容易理解。12.14Important扬声器模块设计修改！
weixin_34387468
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2020-07-28 19:58
FPGA学习：
VHDL
设计灵活性&不同设计思路比较
概要由于
VHDL
编程实现数字电路具有很高的灵活性，为多种不同的思路编写实现同一种功能提供了可能。
Rank92
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2020-07-28 19:25
VHDL
学习：利用Quartus自带库3步快速完成状态机
初学者利用
VHDL
实现状态机比较生疏的情况下，可以调出该模板，适当修改即可。本文将描述如何利用Quartus自带库调出状态机模板，并适当修改完成状态机。
weixin_34050005
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2020-07-28 18:50
RTL基本知识：全加器设计（
VHDL
）
【设计要求】使用层次化设计方法，用
VHDL
语言设计四位二进制全加器，并进行仿真。
自我修炼的小石头
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2020-07-28 16:53
VHDL
硬件描述语言实现数字钟
--
VHDL
上机的一个作业，程序太长实验报告册上写不下了。于是就在博客上留一份吧。
weixin_30302609
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2020-07-28 16:19
VHDL
数据类型 &自定义数据类型
VHDL
数据类型
VHDL
是一种强数据类型语言。要求设计实体中的每一个常数、信号、变量、函数以及设定的各种参量都必须具有确定的数据类型，并且相同数据类型的量才能互相传递和作用。
weiweiliulu
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2020-07-28 15:45
FPGA
记录我的
VHDL
之路（三）
--/***************************************--**THISFILEFORADC_TLC2543MODULE--**有限状态机练习--**BYYANGHUIDONG--**DATE20.1.2015--***************************************/LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;
Yang_Hui_Dong
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2020-07-28 10:48
HDL
VHDL
配置语句
VHDL
配置（Configuration）语句描述层与层之间的连接关系以及实体与构造体之间的对应关系。设计者可以利用这种配置语句来选择不同的构造体，使其与要设计的实体相对应。
sdbzlh
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2020-07-28 10:03
FPGA
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