硬件编程VHDL 第17页

ISE中如何将自己的verilog源代码.v或VHDL源代码.vhd封装打包成IP核？

=======================第一篇=======================如何将自己写的verilog模块封装成IP核将你的设计制作成BlackBox，也就是网表文件，这样别人看不到你的设计但是可以调用你的模块了。详细的参考信息如下：1.什么是BlackBox-一个大的设计中可以用到一系列网表文件作为输入的一部分而并不全部使用HDL文件。当综合这个大设计时综合器不需要知道这

jbb0523·2020-07-04 19:21

Verilog有什么用？

2.Verilog与Verilog-A,Verilog-AMS3.Verilog与VHDL4.Verilog与SystemVerilog5.Verilog与C6.Verilog与Chisel7.Verilog

不忘出芯·2020-07-04 18:47

人工智能应用-手把手教你用Python硬件编程实现打开或关闭电灯泡

之前我们已经给广大爱好者或程序员朋友们，带来了硬件版的或者说物联网版本的HelloWorldC++Builder版、Delphi、VisualBasic.Net等的程序源码和教学资料，让大家对硬件控制带来一个崭新的认识。有不少读者用户，建议我们出一套Python的智能硬件控制程序。先简单地来引入一些Python的概念吧。现在，人工智能掀起了世界的新一波科技浪潮，如今，你要是不懂点AI、机器学习和p

hificat2·2020-07-04 17:58

硬件编程：非阻塞赋值的细节探究（附带实际代码验证）

问题描述本人的FPGA工程需要融合多人的程序，其中以Verilog和VHDL为编程语言的模块皆有。而VHDL和Verilog在赋值语句上就有一些区别，虽然都分为非阻塞赋值和阻塞赋值。

hb_wxz·2020-07-04 17:44

FPGA编程语言

FPGA在编程时需要使用verilog或VHDL语言，而一般不能使用C语言进行编程。

optics_ts·2020-07-04 16:14

xilinx zynq 7000 PS PL test

为vhdl工程。Vivadosdk包括下面三个包：硬件开发包-为vivado2013.4建立工程导出的bitstream。包括ps配置，pl逻辑，以及互连。

gaoloudushang·2020-07-04 16:48

FPGA编程语言--VHDL OR Verilog？

硬件新手疑问1：大家都在争硬件开发是选择单片机，DSP,ARM还是FPGA呢？以我个人经验，我也是在硬件方面做了几年的老油条了，大学时玩过单片机，也就是大家常说的C51，C52，单片机驱动个流水灯还行，但是研究生阶段遇到的很多问题，单片机就有心无力了。至于ARM，DSPorFPGA，由于研一做无人机做了DSP的项目，鄙人觉得DSP入手比较难，但是DSP主攻方向是算法研究的，用于算法处理，绝对是AR

李家之宝树·2020-07-04 11:11

【转】华为硬件工程师要求

微电子、计算机、通信工程、自动化、电磁场等相关专业；2、符合如下任一条件者优先：1）熟悉VHDL/Verilog、SV等数字芯片设计及验证语言，参与过FPGA设计或验证；2）具备数字芯片综合(SYN)/

ascend__a1·2020-07-04 11:29

图形化硬件编程 ——数码管时钟

图形化硬件编程——数码管时钟【实验一】实现滚动显示自定义字符串。【实验二】实现显示自定义时间。【实验三】实现显示秒表。实验原理与内容实现米思齐的数码管图形化编程。

WUZIQING1997·2020-07-04 09:31

创龙Xilinx Zynq-7000系列SoC高性能处理器开发板的电源接口和开关、下载器接口

基于创龙提供的丰富Demo程序，用户可同时实现硬件编程和软件编程

Tronlong_·2020-07-04 08:36

自动售货机控制系统

文章目录设计说明流程说明各模块说明程序设计各模块连接波形仿真主控模块的波形方真BCD译码仿真TOP文件的仿真总结这周完成一个课程任务，用VHDL语言写一个自动售货机的控制系统。

平淡风云·2020-07-04 08:05

物理层协议

百度百科TableofContents介绍主要功能组成部分重要内容重要标准特性接口协议通信硬件编程方法DOS通信PC通信BIOS常见的物理层设备参考资料介绍物理层（或称物理层，PhysicalLayer

rtoax·2020-07-04 07:35

关于verilog与VHDL之间转换的软件 X-HDL 笔记

现在大部分都是用verilog编写代码，但是偶尔也会看到别人写的VHDL代码，对于VHDL不是很熟悉的人来说，这个软件还是实用的。

R@·2020-07-04 07:05

VIVADO自动生成编译时间实现版本管理

在使用Vivado编译的时候，经过会忘记修改版本号或者日期，这个真的是个头疼的问题，于是我就思考，是不是可以让vivado在跑之前将时间写入到一个文件中，然后使用verilog/vhdl读取该时间值，于是我就开始在网上查找资料

R@·2020-07-04 07:04

减少资源占用的方法--避免产生全比较器

今天在看这本书《VHDL数字电路设计教程》中第76页有写到如何避免使用全比较器，觉得可以记录下来，以后在写代码的时候可以借鉴。

R@·2020-07-04 07:33

人工智能到底用GPU还是FPGA？

看到题目之后确实想了很久，接触FPGA也有四五年时间了，FPGA在硬件编程领域可谓无人企及；而OpenCL让GPU也有了更为丰富的编程方式。

PENGYAO_O·2020-07-04 07:13

VHDL移位操作

通过SLL实现五比特数的移动，另外常见的还有SRL逻辑右移----实现数据右移，左端补0；SLA算术左移----实现数据左移，同时复制最右端的位，填充在右端空出的位置；SRA算术右移----实现数据右移，同时复制最左端的位，填充在左端空出的位置；ROL循环逻辑左移----实现数据左移，从左端移出的位填充到右端空出的位置上；ROR循环逻辑右移----实现数据右移，从右端移出的位填充到左端空出的位置上

Harlen018·2020-07-04 05:12

FPGA成长之路

当时学的是VHDL硬件语言，老师讲的也特别仔细，但是一直没觉得FPGA有什么特别之处。不过现在想想VHDL语法真的比较复杂，但是VHDL语法相比verilog在数学运算上更有优势，更容易实现浮

朽月·2020-07-04 04:12

【FPGA学习笔记】VHDL语言（五）语言风格描述：行为描述，数据流描述，结构化描述

一、行为描述只描述电路的行为和功能，没有直接指明涉及的硬件结构。通常是指含有进程的非结构化描述。在程序中不存在任何与硬件选择相关的语句，不存在任何有关硬件连线的语句。仅仅做了功能描述。eg:--模10的加法计数器LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYcntISPORT(reset,vlkINSTD_LOGIC;q:OUTSTD_LOGIC_VEC

米多奇米饼·2020-07-04 03:47

华为FPGA设计高级技巧Xilinx篇---读书笔记之一设计技巧

时间：2014-1-20------2014-1-21注释：在原文中使用的语言是VHDL，但是在笔记中我把它转化成verilog语言。

weixin_30955341·2020-07-04 02:02

Altera FPGA NIOS-II之Hello World

但是与其他处理器架构相比NIOSII最大的特点是运行在（IntelAltera）FPGA上的软核处理器，说白了就是使用VerilogHDL或者VHDL语言在FPGA内部实现了一个处理器，这是一个庞大的系统

Mr qqtang·2020-07-04 02:32

初用Labview FPGA

http://zone.ni.com/wv/app/doc/p/id/wv-1062LabviewFPGA提供了一种更为直观的语言去进行FPGA的开发，使得研发者不必再用复杂的VHDL以及verilog

rissun·2020-07-04 01:53

FPGA基础入门【2】ModelSim官方免费版安装

你不会写完代码就直接用，因为你不知道写的对不对，硬件编程也一样，只是形式有所不同。

起魔·2020-07-02 15:03

vivado深入理解 --- advanced synthesis

vivado支持可综合的语言子集：SystemVerilog、Verilog、VHDL以及三者的混合语言。systhesis支持两种设计模式：projectmode和non-projectmode。

nearcsy·2020-07-02 13:48

看思维导图：一文带你学Verilog HDL语言

最为流行的硬件描述语言有两种VerilogHDL/VHDL，均为IEEE标准。VerilogHDL具有C语言基础就很容易上手，而VHDL语言则需要

嵌入式客栈·2020-07-02 12:25

Xilinx ISE使用流程（从新建项目到仿真执行）－之一

最近在忙着做毕业设计（计算机专业，非电子专业），从小就喜欢电子技术，但由于之前没有接触过FPGA，所以特意跑书店买了一本《XilinxFPGA数字设计》一书，这本书同时用VHDL和VerilogHDL两种语言讲解

lishengbo·2020-07-02 08:15

树莓派4B开机自启动Python程序，发送WIFI-IP至指定邮箱

地址整合发送邮件和获取WIFI-IP的程序开机自启动树莓派开机自启动Python并发送IP地址到指定邮箱作为电子工程师，我之前都是使用STM32、51单片机或FPGA作为嵌入式开发控制核心，通过C语言或者VHDL

神经递质·2020-07-02 08:35

【Verilog】语法tips

=和<=（类似vhdl:=和<=）=为阻塞赋值，类似vhdl的：=。<=为非阻塞赋值。建议设计组合逻辑电路时用阻塞赋值，设计时序电路时用非阻塞赋值。建议同一个变量单一地使用阻塞或者非阻塞赋值。

大魔王是本人·2020-07-01 20:44

FPGA学习心得——分频器

百度文库中可以搜到这样一片文章——《使用VHDL进行分频器设计

SixthSence·2020-07-01 13:07

C++的反思(知乎精华)

咱们要有点娱乐精神，关于C++的笑话数都数不清：笑话：C++是一门不吉祥的语言，据说波音公司之前用ADA为飞机硬件编程，一直用的好好的，后来招聘了一伙大学生，学生们说我靠还在用这么落后的语言，然后换成C

吴正伟的博客·2020-07-01 07:57

华为算法工程师实习生面试面经及准备方法（2020) （已拿OFFER）

MATLAB，LabVIEW，Java,Python,C++，VHDL.对java更熟悉一些。提问环节：掌握什么框架？Tensorflow和Caffe。如何理解深度学习？问了hashmap的特点？

ourhonor·2020-06-30 21:19

基于FPGA的UART串口通信实验（VHDL语言实现）

顾和光·2020-06-30 20:56

CISC模型微处理器设计（VHDL实现）

转载自马如林的博客－－I'mlovin'IT(1)实验题目设计一台CISC模型机，要求具有以下验证程序所要求的功能：输入包含10个整数（无符号数）的数组M，按从小到大的顺序输出这10个数。（A类）(2)嵌入式CISC模型机数据通路框图图1模型机数据通路框图(3)操作控制器的逻辑框图图2操作控制器逻辑框图(4)模型机的指令系统和指令格式1指令系统本系统设计了10条指令：IN1(输入到目的寄存器)，M

zhulingchen·2020-06-30 17:39

我的计算机学习体系计划

TiWalker·2020-06-30 10:11

选择VHDL或者verilog HDL还是System Verilog

目前最主要的硬件描述语言是VHDL和verilogHDL及SystemVerilog。

jacksong2021·2020-06-30 02:56

3.Pylon 以实时图像采集讲解PylonC SDK使用流程

一般的对于提供硬件编程来说，硬件生产厂家都会提供好SDK使用的手册和实例。

文大侠·2020-06-29 17:56

FPGA学习心得及（flash读写，+lwip+数据发送等问题）

前段时间应老板的项目需求，对硬件丝毫不懂得我开始接触edk硬件编程，感觉这段时间跟硬件打交道，自己都老了不少。

obi·2020-06-29 17:01

VHDL中出现的五种if语句的使用

圈1：if条件then顺序语句；endif;—满足单一条件即可圈2：if条件thenif条件then顺序语句；endif；endif；—嵌套使用，下一个if是建立在上一个if正确的情况下，经常出现在clk句中圈3：if条件then顺序语句；elsif条件then顺序语句；elsif条件then顺序语句；…endif;—嵌套使用，elsif是建立在上一个If或elsif不正确的情况下，反映出优先级的

Martin-liu-graduate·2020-06-29 13:33

Quartus II 中常见问题以及其解决方法（持续更新）

（一）拼写错误（VHDLsyntaxerrorat×××.vhdneartext“×××”;expecting“×××”）该图的错误解释为：代码第10行中

玄色i·2020-06-29 12:49

Verilog入门2-用ise做38译码器和仿真

out);inputa,b,c;output[7:0]out;//表示位宽为8bit的输出信号reg[7:0]out;//或者直接outputreg[7:0]out;always@(a,b,c)//这个跟vhdl

沿途有李·2020-06-29 08:47

LUT专治花里胡哨

参见这篇文章：https://blog.csdn.net/times_poem/article/details/51351997coding技巧初学Verilog、VHDL这类硬件描述语言的时候，老师都让我们在写代码的时候有硬件思

树洞虫·2020-06-28 23:59

2017-11-14 11周二

上午上了计组和网络，下午上了VHDL和计组实验，面对VHDL，我真的无话可说，觉得难，尤其是实验箱的操作，自己没学会，可悲啊！

海角12138·2020-06-28 19:56

FPGA/IC设计入门

实际上就是如何把我们从课堂上学到的逻辑电路使用原理图(很少有人用这个拉)，或者硬件描述语言(Verilog/VHDL)来实现，或许你觉得这太简单了，其实再复杂的设计也就是用逻辑门电路搭起来的。

weixin_34326558·2020-06-28 17:30

modelsim(2) - vcd (dump, 查看，格式理解)

VCD是verilog的标准，所以有系统函数$dumpvars,$dumpfile(),$dumpon,$dumpoff,$dumpflush.但是VHDL没有相关函数,所以要使用modelsim的脚本

weixin_34206899·2020-06-28 13:29

Mentor Graphics ModelSim SE 10.5官方原版+完美破解

http://bbs.eetop.cn/thread-629292-1-1.html这个txt里有下载地址Modelsimse是一款专业的HDL语言仿真软件，它能提供友好的仿真环境，是业界唯一的单内核支持VHDL

weixin_30765319·2020-06-28 00:36

C语言关于简单语法的复习整理

1，什么是C语言；1.1面向过程编程的高级语言；既可以像高级语言那样使用逻辑算法来编程，也具备低级语言面向计算机硬件编程；1.2使用的编译系统有GCC,VisualC++等；编译后生成.exe可执行文件

weixin_30648587·2020-06-27 22:56

基于FPGA/CPLD设计与实现UART

关键词：FPGA/CPLD；UART；VHDLUART（即Univ

weixin_30511107·2020-06-27 20:02

Verilog实例化时的参数传递

类似VHDL的Generic语句，Verilog也可以在例化时传递参数例子见http://sutherland-hdl.com/online_verilog_ref_guide/vlog_ref_top.html

weiweiliulu·2020-06-27 15:47

Vivado+FPGA:如何使用Debug Cores（ILA）在线调试

第一步：标记需要debug的信号例如：VHDL：attributemark_debugofsineSel:signalis"true";attributema

永不放弃EX·2020-06-27 07:26

Python小实验：查看平台信息/处理谐波信号(面向对象)

比如Python语言在FPGA上实现定点平方根运算，取代传统的Verilog和VHDL语言进行硬件设计。以下用python语言查看当前系统和配置信息。

thistle2012·2020-06-27 06:39

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