高云FPGA系列教程

fpga图像处理实战-图像腐蚀

图像腐蚀图像腐蚀（Erosion）是一种常用的形态学操作，主要用于消除图像中的小白噪声、分离相连的物体或缩小前景对象。腐蚀操作通常在二值图像（黑白图像）上进行，但也可以应用于灰度图像。图像腐蚀的基本原理图像腐蚀的基本思想是将一个结构元素（也称为核）在图像上进行滑动，并对其覆盖的区域进行操作。对于二值图像，腐蚀操作会使前景（通常是白色像素，值为1）中的像素在结构元素覆盖范围内，如果结构元素的所有像素
梦梦梦梦子~·2024-08-23 08:11

fpga图像处理实战-垂直镜像（二）

FPGA实现`timescale1ns/1ps////Company://Engineer:////CreateDate:2024/08/2018:47:24//DesignName://ModuleName
梦梦梦梦子~·2024-08-23 08:41

fpga图像处理实战-对角镜像

FPGA实现`timescale1ns/1ps////Company://Engineer:////CreateDate:2024/08/2120:08:47//DesignName://ModuleName
梦梦梦梦子~·2024-08-23 08:41

fpga图像处理实战-YCBCR转RGB

128G=Y-0.344*(U-128)-0.714*(V-128)=Y-0.344*CB-0.714*CR+1.058*128B=Y+1.772*(U-128)=Y+1.772*CB-1.772*128FPGA
梦梦梦梦子~·2024-08-23 08:41

数字IC/FPGA中有符号数的处理探究

做秋招笔试题时不出意外地又发现了知识盲区，特此学习记录。1.前提说明有符号数无非分为两种：正数和负数，其中正数的符号位是0，不会引起歧义，负数的符号为1，采用的是补码表示。此处复习一下补码的知识：对正数而言原码反码补码一致，负数则有区别，要掌握将熟知的十进制负数转化成补码的形式表示，反之亦然。1.1根据补码计算实际值转化规则为：如果符号位（最高位）是0，那么这个数是非负数，补码和实际值相同。如果符
-interface·2024-08-22 16:05

阿里云服务器X86计算、Arm计算、GPU/FPGA/ASIC、弹性裸金属服务器、高性能计算架构区别

在我们选购阿里云服务器的时候，云服务器架构有X86计算、ARM计算、GPU/FPGA/ASIC、弹性裸金属服务器、高性能计算可选，有的用户并不清楚他们之间有何区别，本文主要简单介绍下不同类型的云服务器有何不同
阿里云最新优惠和活动汇总·2024-08-22 16:13

PCIE-Precode

[FPGA实现及PCIeIP核知识点]PCIe为什么要增加Precoding？-FPGA常见问题论坛-FPGACPLD-ChipDebug一旦打开就持续到下次recovery.rc
+徐火火+·2024-08-22 13:13

FPGA经验分享——时序收敛之路

FPGA经验分享——时序收敛之路2017-04-0113:021132人阅读评论(0)收藏举报分类：FPGA研究（42）FPGA之时序分析（2）首先感谢coyoo博主一直以来在EDN上分享他的经验，也感谢他这次慷慨拿出新作与我们分享
清风飞扬go·2024-08-22 06:31

文献01-单细胞多组学

目录【SIMBA系列教程】回顾：KDD2024|HiGPT:当大模型遇上图神经网络Nat.Biotechnol2023|利用MaxFuse整合空间和单细胞数据跨模态弱链接的特征Nat.Commun2024
hlllllllhhhhh·2024-08-21 20:54

基于FPGA的UDP协议栈设计第二章_IP层设计

文章目录前言：IP层报文解析一、IP_TX模块一、IP_RX模块总结前言：IP层报文解析参考：https://blog.csdn.net/Mary19920410/article/details/59035804版本：IP协议的版本，4bit，IPV4-0100，IPV6-0110首部长度：IP报头的长度。固定部分的长度（20字节，5个32bit，一般就填5）和可变部分的长度之和。4bit。最大为
顺子学不会FPGA·2024-03-26 19:38

丁酉，霜降

丁酉，霜降七言律詩押東韻雁过秋深远碧空，天高云淡气殊同。履霜倦客朱颜老，归棹故人魂梦中。岁似忘川须缓缓，宦如蓬梗也匆匆。一壶浊酒自当醉，何必陶然失马翁？注：殊同：殊途同归。履霜：谓霜降时节怀念亲人。
一路到底孟子敬·2024-03-19 23:35

快乐的真谛，不在于得到后的欣喜，而在于失去后的坦然

任春去秋来，花开花落，学一种洒脱，学一种恬淡，看人间冷暖，赏天高云淡。
创客Song·2024-03-16 19:31

【vivado】fpga时钟信号引入

FPGA的时钟信号一般由板上晶振经由时钟引脚引入，有时由于工程需要也会从pin脚引入其他外部时钟，这时为了该时钟能够正常工作，满足xilinxfpga的外部时钟引入规则。
刘小适·2024-03-16 12:18

FPGA常用通信协议 —UART（二）---UART接收

一、信号说明因为是接收端，所以输入的是RX，发送端一次发8位串行数据，在本模块中，要接收这8位数据并转换为并行数据，因为最终要实现数据的回环，这8位并行数据会在下一个模块中被转换为串行数据再发出去，需要一个数据有效信号，当它拉高时表示八位数据接收完成，可以进行并串转换并发送了。时钟采用50Mhz，下面是信号列表reg1,reg2,reg3rx打拍后的信号work_en拉高表示正在接收信号bote_
毛豆仙人·2024-03-15 00:54

FPGA-AXI4总线介绍

下一节：AXI接口时序解读AXI总线概述Xilinx软件官方axi协议有以下三种：AXI4:是面向高性能传输且带有存储地址映射的，最大允许256次数据突发传输。AXI4-Lite：轻量级的地址映射传输。AXI4-Stream：无地址映射，允许无限制数据突发传输。AXI4总线关键信号解释1.写地址通道信号（代表写地址控制信号等）AWID:写地址IDAWADDR:写地址，一次突发传输的起始地址AWLE
北纬二六·2024-03-11 22:10

FPGA_AXI4总线

转至https://blog.csdn.net/yake827/article/details/41485005(一)AXI总线是什么？AXI是ARM1996年提出的微控制器总线家族AMBA中的一部分。AXI的第一个版本出现在AMBA3.0，发布于2003年。当前的最新的版本发布于2010年。AXI4：主要面向高性能地址映射通信的需求；AXI4-Lite：是一个简单地吞吐量地址映射性通信总线；AX
neufeifatonju·2024-03-11 22:09

如何成为fpga工程师

FPGA的应用领域非常的广，尤其再人工智能，大数据，云计算等等方向非常吃香。
宸极FPGA_IC·2024-03-09 04:29

【EDA概述】

文章目录前言一、EAD技术的发展二、FPGA和CPLD有什么区别三、FPGA应用？
Winner1300·2024-03-06 18:42

云的美丽句子

晴天的云也很美，天高云淡，飘着几朵云，白云一会儿像丰收的棉花，一会儿像奔
王小暖Queen·2024-03-01 16:45

#FPGA（基础知识）

1.IDE:QuartusII2.设备：CycloneIIEP2C8Q208C8N3.实验：正点原子-verilog基础知识4.时序图：5.步骤6.代码：
GrassFishStudio·2024-03-01 15:28

随感

天高云淡风清，午后的阳光热情不减，在灌木葱笼，郁树成荫的花圃中悠然前行，闻啾啾鸟鸣，看蝴蝶兰花起舞。幽径中，脑海忽现出“白云一片去悠悠，青枫浦上不胜愁，谁家今夜扁舟子，何处相思明月楼”的诗境。
上善若水lwg·2024-02-24 23:18

xilinx FPGA 除法器IP核（divider）的使用 vivado 2019.1

参考：xilinxFPGA除法器ip核（divider）的使用（VHDL&Vivado）_vivado除法器_坚持每天写程序的博客-CSDN博客一、创建除法IPvivado的除法器ip核有三种类型，跟ISE
小 阿 飞·2024-02-20 21:31

除法器 c语言 模拟,用Vivado-HLS实现低latency除法器

XilinxVivadoHigh-LevelSynthesis(HLS)工具将C,C++,或者SystemC设计规范，算法转成RegisterTransferLevel(RTL)实现，可综合到XilinxFPGA
小小羊羊羊·2024-02-20 21:00

xilinx FPGA 乘法器 除法器 开方 IP核的使用（VHDL&ISE）

目录一、乘法器ip核1.新建工程之后建一个ip核文件：2.配置ip核：3.编写顶层文件或者激励文件：第一种情况：这个是加了ce的第二种情况：这个是加了ce和sclr的第三种情况：这个是不加使能的乘法器的正确使用：第二天的新进展：最高位是1结果之所以出问题，是因为设置的时候我忘了改了，那个输入的类型默认是signed，即有符号位，大家一定要看清楚哟，按照自己需求，看是否设置最高位为有符号位二、除法器
坚持每天写程序·2024-02-20 21:30

数字信号处理基础----xilinx除法器IP使用

但在一些特殊情况下，希望采用乘除法，这时候在FPGA当中就需要专用的IP了。乘除法在FPGA当中实现起来是比较困难的一件事情。
black_pigeon·2024-02-20 21:27

【深度学习】Pytorch 系列教程（三）：PyTorch数据结构：2、张量的数学运算（1）：向量运算（加减乘除、数乘、内积、外积、范数、广播机制）

文章目录一、前言二、实验环境三、PyTorch数据结构0、分类1、Tensor（张量）1.维度（Dimensions）2.数据类型（DataTypes）3.GPU加速（GPUAcceleration）2、张量的数学运算1.向量运算a.简单运算b.广播操作c.运算函数加法add乘法mul内积（点积）dot外积（叉积）cross范数norm一、前言  本文将介绍PyTorch中张量的数学运算之向量运算
QomolangmaH·2024-02-20 16:47

我的2023，如履薄冰，你说我能保住这份工吗

技术成长今年写的系列教程很少，总结起来就三个：年初完结了gRPC系列。4、5月份的时候完善了之前的MySQL系列。7月份开始连载Spring源码系列。相比于往年，今年的技术更新确实慢了很多，有
·2024-02-20 16:46

永遇乐 戊戌中秋

朝云出岫，秋风送爽，天高云淡。走亲访友，其乐融融，举杯贺团圆。大街小巷，丹桂飘香，丰硕喜悦装满。常相聚，酒盛诗豪，杯中斟满诗篇。千山万水，君若安好，我就是晴天！说走就走，周游四方，祝君天天如愿。
朝阳书简·2024-02-20 14:54

《熬夜整理》保姆级系列教程-玩转Wireshark抓包神器教程(2)-Wireshark在Windows系统上安装部署

1.简介上一篇主要讲解一下软件的介绍以及软件的抓包原理。2.安装部署环境2.1操作系统1.宏哥的环境是Windows10版本64位系统（32位的同学自己想办法哦），其实宏哥觉得无论在什么平台，多少位，其实安装都是类似的，非常easy的。如下图所示：2.2软件版本1.Wireshark
北京-宏哥·2024-02-20 13:00

基于FPGA的I2C接口控制器（包含单字节和多字节读写）

1、概括  前文对IIC的时序做了详细的讲解，还有不懂的可以获取TI的IIC数据手册查看原理。通过手册需要知道的是IIC读、写数据都是以字节为单位，每次操作后接收方都需要进行应答。主机向从机写入数据后，从机接收数据，需要把总线拉低来告知主机，前面发送的数据已经被接收。主机在读取从机数据后，如果还需要继续读取数据，就要对从机做出应答，否则不应答。  另一个需要注意的是数据在时钟的低电平中间进行赋值，
电路_fpga·2024-02-20 12:51

【FPGA开发】HDMI通信协议解析及FPGA实现

本篇文章包含的内容一、HDMI简介1.1HDMI引脚解析1.2HDMI工作原理1.3DVI编码1.4TMDS编码二、并串转换、单端差分转换原语2.1原语简介2.2原语：IO端口组件2.3IOB输入输出缓冲区2.4并转串原语`OSERDESE2`2.4.1`OSERDESE2`工作原理2.4.2`OSERDESE2`级联示意图2.4.3`OSERDESE2`工作时序图2.4.4`OSERDESE2`
Include everything·2024-02-20 12:51

FPGA时钟资源与设计方法——IO延迟约束（Vivado）

只能分析内部的时序信息，对于外部的时序信息Vivado无法提供，在设计中要精确建模外部时序信息，必须为输入和输出端口提供输入输出延迟信息，而I/O延迟约束就是告知XilinxVivado集成设计环境（IDE）FPGA
CWNULT·2024-02-20 12:19

Xilinx（AMD） 7系列FPGA配置引脚说明

xilinx7系列FPGA配置引脚下表详细描述了xilinx7系列FPGA所有配置引脚及其功能。
CWNULT·2024-02-20 12:19

【FPGA】高云FPGA之数字钟实验-＞HC595驱动数码管

高云FPGA之IP核的使用1、设计定义2、设计输入2.1数码管译码显示2.274HC595驱动2.3主模块设计3、分析和综合4、功能仿真6.1hex8模块仿真6.2HC595模块5、布局布线6、时序仿真
凉开水白菜·2024-02-20 12:18

嵌入式 系统 开发 - 第一件事 “搭开发环境”

无论是对DSP，FPGA，或其他可编程芯片开发都要“搭开发环境”：懒得写太多字，画个图来扯淡吧！看看实际怎么搞的：）这张照片仅仅是老哥自己的一个DSP开发实际连结的搞法儿啊，上面的图是一个通用说明。
FOOLCODE·2024-02-20 12:42

FPGA时钟资源与设计方法——时钟抖动（jitter）、时钟偏斜(skew)概念讲解

目录1时钟抖动（clockjitter）2时钟偏斜（clockskew）1时钟抖动（clockjitter）时钟抖动（Jitter）：时钟抖动指的是时钟周期的不稳定性，即：时钟周期随着时间发生变化。时钟抖动是由于晶振本身稳定性导致的，跟晶振本身的工艺有关，所以在设计中无法避免它能带来的影响，通常只能在设计中留有一定的余量。2时钟偏斜（clockskew）时钟偏斜（skew）：时钟偏斜指电路中源时钟
CWNULT·2024-02-20 12:40

2022-12-06

内心丰盈，心思澄明，若一泓清泉，映得出月白风清，照得见天高云淡。麻烦是自己找的，快乐是自己的选择！
94河北王亚男笑雅笑春风·2024-02-20 11:10

VPX信号处理卡设计原理图：9-基于DSP TMS320C6678+FPGA XC7V690T的6U VPX信号处理卡 信号处理 无线电通信

板卡采用一片TIDSPTMS320C6678和一片Xilinx公司Virtex7系列的FPGAXC7V690T-2FFG1761I作为主处理器，Xilinx的AritexXC7A200T作为辅助处理器。
hexiaoyan827·2024-02-20 08:53

鸿蒙开发系列教程（二十四）--List 列表操作（3）

列表编辑1、新增列表项定义列表项数据结构和初始化列表数据，构建列表整体布局和列表项。提供新增列表项入口，即给新增按钮添加点击事件。响应用户确定新增事件，更新列表数据。2、删除列表项列表的删除功能一般进入编辑模式后才可使用，所以需要提供编辑模式的入口。需要响应用户的选择交互，记录要删除的列表项数据。需要响应用户点击删除按钮事件，删除列表中对应的选项。3、参考代码：ToDo.etsimportutil
huazi99·2024-02-20 05:51

鸿蒙开发系列教程（九）--ArkTS语言：ForEach循环渲染

ForEach：循环渲染官方：ForEach接口基于数组类型数据来进行循环渲染，需要与容器组件配合使用，且接口返回的组件应当是允许包含在ForEach父容器组件中的子组件。语法：ForEach(arr:Array,itemGenerator:(item:any,index?:number)=>void,keyGenerator?:(item:any,index?:number)=>string)参
huazi99·2024-02-20 05:50

鸿蒙开发系列教程（二十一）--轮播处理

轮播处理Swiper本身是一个容器组件，当设置了多个子组件后，可以对这些子组件进行轮播显示在自身尺寸属性未被设置时，会自动根据子组件的大小设置自身的尺寸参数：通过loop属性控制是否循环播放，该属性默认值为true。通过设置autoPlay属性，控制是否自动轮播子组件。该属性默认值为false通过indicatorStyle属性自定义导航点的位置和样式语法：1、创建轮播实例对象–SwiperCon
huazi99·2024-02-20 05:50

鸿蒙开发系列教程（二十二）--List 列表操作（1）

列表是容器，当列表项达到一定数量，内容超过屏幕大小时，可以自动提供滚动功能。用于呈现同类数据类型或数据类型集，例如图片和文本List、ListItemGroup、ListItem关系列表方向1、概念列表的主轴方向是指子组件列的排列方向，也是列表的滚动方向。垂直于主轴的轴称为交叉轴，其方向与主轴方向相互垂直。2、设置主轴方向List组件主轴默认是垂直方向，listDirection默认为Axis.V
huazi99·2024-02-20 05:50

鸿蒙开发系列教程（二十三）--List 列表操作（2）

列表样式1、设置内容间距在列表项之间添加间距，可以使用space参数，主轴方向List({space:10}){…}2、添加分隔线分隔线用来将界面元素隔开，使单个元素更加容易识别。startMargin和endMargin属性分别用于设置分隔线距离列表侧边起始端的距离和距离列表侧边结束端的距离List(){…}.divider({strokeWidth:1,startMargin:60,endMa
huazi99·2024-02-20 05:50

CPU，GPU，ASIC和FPGA简介

在这个数字时代，了解CPU、GPU、ASIC和FPGA之间的区别对于优化整体性能至关重要。
audrey-luo·2024-02-20 05:17

DPU技术的进步：赋予未来创新力量

随着云计算和虚拟化技术的发展，网卡在功能和硬件结构方面也经历了四个阶段，即网卡、智能网卡、基于FPGA的DPU和DPUSoC网卡。
audrey-luo·2024-02-20 05:47

FPGA芯片定义及结构分析

点击蓝字关注我们关注、星标公众号，精彩内容每日送达来源：网络素材ai芯片技术架构有哪些？AI芯片的技术架构可以根据其设计方式和特点进行分类。以下是几种常见的AI芯片技术架构：GPU（图形处理器）架构：GPU最初是用于图形渲染和游戏处理的，但由于其高度并行的特性，逐渐被应用于深度学习计算。GPU架构采用多个计算单元（CUDA核心）进行并行计算，能够高效地执行浮点运算和矩阵计算。NVIDIA的Tens
Hack电子·2024-02-20 00:43

手把手教你实现pynq-z2条形码识别

我是雪天鱼，一名FPGA爱好者，研究方向是FPGA架构探索和SOC设计。关注公众号【集成电路设计教程】，拉你进“IC设计交流群”。
雪天鱼·2024-02-19 23:55

今日读诗

读诗，到达心境之外把痴傻怨念镶进文字生活就会纯净就会云淡风轻别拒绝幻想它会让人回到本真最是那低头一笑遇到最美的自己豁然开怀▌天高云淡念及花，花就开了念及露，露在今夜微微白了念及雨，雨滴滴答答地落在窗台一些事情
蓝色山湾·2024-02-19 23:23

玩客云刷机Armbian-unofficial_24.2.0-trunk_Onecloud_bookworm_current_6.6.11_xfce_desktop，解决卡97%的问题

Armbian系列教程-刷机与初始化设置-视觉书虫-博客园(cnblogs.com)hzyitc/armbian-onecloud:Armbianforonecloud.玩客云用armbian(github.com
linux实践操作记录·2024-02-19 21:01

【经验】STM32的一些细节

我的设计本意是：使用定时器T3以100us的周期来定时发送命令给FPGA。由于编码器出结果的最长时间为51us。因此，希望PWM中断要滞后于T3约60us。
梓德原·2024-02-19 20:50
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