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FPGA项目（12）——基于FPGA的万年历设计

本次做的设计，使用了正点原子的开拓者FPGA开发板，并且在开发板上验证了功能，通过了实物测试。实物图片如下：对于本次设计，我还拍了实物演

嵌入式小李·2023-12-22 17:22

FPGA中的HP Bank、HR Bank、HD Bank。

在开发FPGA绑定管脚时，经常会看到HPBank、HRBank和HDBank，它们分别是什么意思？分别可以适用于哪些应用个？

Me sl ··2023-12-22 11:55

跑马灯实验

2.掌握FPGA编程入门知识、利用门级方法实现简单逻辑电路。3.继续学习VerilogHDL语法、掌握跑马灯的设计、熟悉调试过程。

小i青蛙·2023-12-22 10:43

【FPGA 器件比较】Altera -- Xilinx

比较以下市场前二名的产品线及定位应用场景XilinxAltera高性能VersalAgilexF/I性能Virtex/Kintex/Artix/ZynqUltraScale+AgilexF/I/Stratix10中档Virtex/Kintex/Zynq~7/UltraScaleStratix10/Arria10低成本Artix-7Sparton-7Cyclone10如上表，altera被蓝厂收购后

hcoolabc·2023-12-22 10:43

FPGA高端项目：基于GTH的 4K HDMI 视频收发例程，提供工程源码和技术支持

9527华安·2023-12-22 10:11

EDA实验-----4*4矩阵键盘模拟音符测试（Quartus II ）

2、实验仪器设备PC机一台FPGA实验开发系统一套。3、实验原理本实验根据蜂鸣器工作频率不同，从而发出不同的音符的声音。故本实验是将主时钟进

Gretel Tade·2023-12-22 02:35

EDA实验-----直流电机驱动设计（Quartus II ）

二、实验仪器设备PC机一台FPGA实验开发系统一套。三、实验的重点和难点重点：掌握直流电

Gretel Tade·2023-12-22 02:04

Achronix提供由FPGA赋能的智能网卡（SmartNIC）解决方案来打破智能网络性能极限

作者：Achronix随着人工智能/机器学习（AI/ML）和其他复杂的、以数据为中心的工作负载被广泛部署，市场对高性能计算的需求持续飙升，对高性能网络的需求也呈指数级增长。高性能计算曾经是超级计算机这样一个孤立的领域，而现在从超级计算机到边缘解决方案，在各个层面都可以看到高性能计算，随着我们推动更快的解决方案进入市场，网络安全和高复杂性应用在其中也扮演着更重要的角色。为了满足对网络加速的需求，并提

电子科技圈·2023-12-21 23:08

在图像处理中应用深度学习技术

点击上方“小白学视觉”，选择加"星标"或“置顶”重磅干货，第一时间送达工业应用中FPGA上的神经元网络(CNN)深度学习应用凭借其在识别应用中超高的预测准确率，在图像处理领域获得了极大关注，这势必将提升现有图像处理系统的性能并开创新的应用领域

小白学视觉·2023-12-21 21:52

RK3588安装TVM-CPU版本

以下是关于TVM的详细介绍：TVM的目标是将深度学习模型的优化和编译过程自动化，以便开发人员可以轻松地将其模型部署到各种硬件平台上，包括CPU、GPU、FPGA等。

呆呆珝·2023-12-21 17:51

长文预警【深度学习】基于 Pytorch 的网络训练

我是雪天鱼，一名FPGA爱好者，研究方向是FPGA架构探索和数字IC设计。关注公众号【集成电路设计教程】，获取更多学习资料，并拉你进“IC设计交流群”。

雪天鱼·2023-12-21 09:08

UART协议——FPGA代码篇

一.串口（UART）协议简介UART串口通信有几个重要的参数，分别是波特率、起始位、数据位、停止位和奇偶检验位，对于两个使用UART串口通信的端口，这些参数必须匹配，否则通起始位：表示数据传输的开始，电平逻辑为“0”。数据位：可能值有5、6、7、8、9，表示传输这几个bit位数据。一般取值为8，因为一个ASCII字符值为8位。奇偶校验位：用于接收方对接收到的数据进行校验，校验“1”的位数为偶数(偶

我来挖坑啦·2023-12-21 08:15

【INTEL（ALTERA）】 quartus 使用Intel Agilex7 F-Tile 变体的以太网子系统 IP示例时仿真和硬件中都无法正常运行1

现象为什么具有40GbE、50GbE或100GbE端口的IntelAgilex®7F-Tile变体的以太网子系统英特尔®FPGAIP示例设计且客户端接口参数设置为“MACAvalonST”，在仿真和硬件中都无法正常运行

神仙约架·2023-12-21 08:45

【INTEL（ALTERA）】 quartus使用 F-tile IP 的 Cadence Xcelium* 和 Synopsys VCS* 模拟器上看到详细阐述错误英特尔® FPGA

说明由于英特尔®Quartus®PrimeProEdition软件23.3和23.2版本的更改，在使用CadenceXcelium*和SynopsysVCS*模拟器详细阐述时，您可能会看到以下错误：SynopsysVCS*模拟器错误-[ICPD_INIT]非法组合驱动程序/eda/sim_lib/synopsys/ctfb_hssi_atoms_ncrypt.sv、4246150CadenceXc

神仙约架·2023-12-21 08:45

【INTEL（ALTERA）】 quartus使用编译仿真库时为何会出现“指定仿真工具可执行文件位置”错误

说明由于英特尔®Quartus®Prime专业版软件23.3及更早版本存在一个问题，EDA仿真编译器在尝试使用Questa*英特尔®FPGA版编译库时可能无法找到仿真工具的位置，因为最新版本的工具名称中不包含

神仙约架·2023-12-21 08:45

高速视频采集卡设计方案：620-基于PCIe的高速视频采集卡

北京太速科技产品固化FPGA逻辑，适配视频连续采集，缓存容量2GB，开源的PCIeQT客户端软件，用户可以在很短的时间内完成视频程序的开发，开发效率高、难度小。适用于：实验室数据采集，记录等应用。

hexiaoyan827·2023-12-21 08:13

FPGA模块——以太网芯片MDIO读写

FPGA模块——以太网MDIO读写MDIO接口介绍MDIO接口代码（1）MDIO接口驱动代码（2）使用MDIO驱动的代码MDIO接口介绍MDIO是串行管理接口。

云影点灯大师·2023-12-21 08:13

【INTEL（ALTERA）】 quartus 在 F-Tile 以太网多速率英特尔® FPGA IP同时启用了自动协商和链路训练时生成严重警告

说明由于英特尔®Quartus®Prime专业版软件版本23.4存在问题，包含启用ANLT的F-Tile以太网多速率英特尔®FPGAIP的动态重新配置项目将生成严重警告。

神仙约架·2023-12-21 08:12

【自用】Ubuntu20.4从输入法到ddr200t运行HelloWorld

百度网盘安装三、Vivado2022.2安装四、编译蜂鸟E203自测样例1.环境准备2.下载e203_hbirdv2工程文件3.尝试编译自测案例1.安装RISC-VGNU工具链2.编译测试样例4.用vivado为FPGA

庚_·2023-12-21 03:01

FPGA实现 TCP/IP 协议栈客户端纯VHDL代码编写提供4套vivado工程源码和技术支持

9527华安·2023-12-20 17:39

FPGA 实现 LeNet-5 卷积神经网络数字识别，提供工程源码和技术支持

目录1、前言LeNet-5简洁基于Zynq7020的设计说明PL端FPGA逻辑设计PS端SDK软件设计免责声明2、相关方案推荐卷积神经网络解决方案FPGA图像处理方案3、详细设计方案PL端：ov7725

9527华安·2023-12-20 17:35

【一】FPGA实现SPI协议之SPI协议介绍

【一】FPGA实现SPI协议之SPI协议介绍一、spi协议解析spi协议有4根线，主机输出从机输入MOSI、主机输入从机输出MISO、时钟信号SCLK、片选信号SS\CS。一般用于主机和从机之间通信。

@晓凡·2023-12-20 16:36

燎原星火*·2023-12-20 16:04

FPGA未解之谜

一.ila一会能加载出波形，一会加载不出波形——在自己做的v7开发板中遇到，其他开发板从未遇到过1.小梅哥说：可能与硬件jtag连接不稳定导致。

燎原星火*·2023-12-20 16:32

zynqmp Linux + 裸机（A53-0 Linux，A53-1 2 3 裸机大数据量实时处理，R5-0 协议处理，R5-1 屏幕显示逻辑等）填坑笔记

fpga和arm采用预留内存的方式，采用neon协处理器只能做到250M/S的速度，预留内存采用mmap的方式，当读取内存页的时候采用缺页中断的方式，导致速度拖沓而且预留内存没有进行Linux系统的内存管理

小坏坏_·2023-12-20 15:38

vivado 创建合成约束

AMDFPGA包括许多可以以多种不同方式使用的逻辑功能。你的需要约束来引导合成引擎找到满足所有设计的解决方案实现结束时的需求。

cckkppll·2023-12-20 14:26

MCU Pin2Pin w STM32, FPGA Pin2Pin w Altera

1Deviceoverview1.1IntroductionTheAG32familyof32-bitmicrocontrollersisdesignedtooffernewdegreesoffreedomandrichcompatibleperipherals,andcompatiblepinandfeaturestoMCUusers.AG32productseriesofferssupreme

Embeded_FPGA·2023-12-20 10:35

AD采集卡设计方案：630-基于PCIe的高速模拟AD采集卡

北京太速科技，产品固化FPGA逻辑，适配2路1Gsps/2路2Gsps采集，实现PCIe的触发采集，单次采集容量2GB，开源的PCIeQT客户端软件，用户可以在很短的时间内完成采集器程序的开发，如连续信号采集

hexiaoyan827·2023-12-20 05:52

模拟适配器设计方案：360-基于10G以太网的模拟适配器

产品固化FPGA逻辑，适配8路125M

hexiaoyan827·2023-12-20 05:22

AD采集卡设计方案：130-基于PCIe的中速模拟AD采集卡

产品固化FPGA逻辑，适配8路125Msps/4路250Msps/2路500Msps/1路1Gsps采集，实现PCIe的触发采集，单次采集容量2GB，开源的PCIeQT客户端软件，用户可以在很短的时间内完成采集器程序的开发

hexiaoyan827·2023-12-20 05:22

FPGA实现PID控制算法(含仿真)

那么本篇文章将简要介绍一下算法的原理，然后带大家使用FPGA来实现(C语言实现过程特别简单)。二.PID算法PID取自比例、积分、微分三个英文字母的首字母。意味着算法由这三部分组成。

FPGA之旅·2023-12-19 22:33

Aurora8B10B(一) 从IP配置界面学习Aurora

一.简介哈喽，大家好，好久没有给大家写FPGA技术的文章，是不是已经忘记我是做FPGA的啦，O(∩_∩)O哈哈~。

FPGA之旅·2023-12-19 22:33

【FMC141】基于VITA57.4标准的4通道2.8GSPS 16位DA播放子卡（2片DAC39J84）

通道2.8GSPS/2.5GSPS/1.6GSPS采样率16位DA播放FMC子卡，该板卡为FMC+标准，符合VITA57.4与VITA57.1规范，16通道的JESD204B接口通过FMC+连接器连接至FPGA

北京青翼科技·2023-12-19 19:29

vivado sdk mem超出

local_memory_ilmb_bram_if_cntlr_Mem_microblaze_0_local_memory_dlmb_bram_if_cntlr_Mem’overflowedby4288bytesuartC/C++Problem问题的产生：fpga

花椒且喵酱·2023-12-19 12:16

基于FPGA的视频接口之高速IO（CML）

FPGA的高速IO接口GTX，可完美覆盖CML的速度范围。应用应

Eidolon_li·2023-12-19 10:26

超低延时4K级可定制化专业视觉计算平台

4K30ISPIP，ISP延时0.7ms>内置GigEvisionIP支持GigEVision2.0、GenICamV2.4.0标准，支持用户自定义XML描述文件>内置工业机器视觉行业标准的U3visonIP>基于FPGA

深圳信迈科技DSP+ARM+FPGA·2023-12-19 10:23

建立SOPC工程后软件编译时报错rwdata is not within region ram解决办法

工程时使用了片上的存储器（onchipmemory）作为CPU（NIOSII）的程序和数据存储器，存储器的大小设置为4096，此时硬件编译能通过，在开发软件时，eclipse报错如下：c:/intelfpga

向阳花木木·2023-12-19 10:10

FPGA时序分析与时序约束(二)——时钟约束

时序路径三、时序约束的方式三、时钟约束3.1主时钟约束3.2虚拟时钟约束3.3衍生时钟约束3.4时钟组约束3.5时钟特性约束3.6时钟延时约束一、时序约束的步骤上一章了解了时序分析和约束的很多基本概念（FPGA

STATEABC·2023-12-19 08:45

ug871 Lab1

实验步骤Step1：创建一个新的工程点击VitisHLS的图标在HLS界面上点击CreateProject输入项目名字为fir_prj将项目目录修改为E:\FPGA\UG871\Lab1点击Next指定

伏羲天源·2023-12-19 03:51

【NI-RIO入门】扫描模式

于NIKB摘录所有CompactRIO设备都可以访问CompactRIO扫描引擎和LabVIEWFPGA。CompactRIO904x系列是第一个引入DAQmx功能的产品线。

東方神山·2023-12-19 02:07

FPGA直方图操作

直方图概念和分类图像直方图用作数字图像中色调分布的图形表示。它绘制了每个色调值的像素数。通过查看特定图像的直方图，观看者将能够一目了然地判断整个色调分布。图表的水平轴代表色调变化，而垂直轴代表该特定色调的像素总数。水平轴的左侧表示暗区，中间表示中间色调值，右侧表示亮区。纵轴表示在每个区域中捕获的区域大小（像素总数）。因此，非常暗图像的直方图的大部分数据点将位于图的左侧和中心。相反，具有很少黑暗区域

OpenFPGA·2023-12-19 01:06

京微齐力：基于H7的平衡控制系统（一、姿态解析）

H7P20N0L176-M2H12、MPU6050四、理论简述五、程序设计1、Cordic算法2、MPU6050采集数据3、fir&iir滤波4、姿态解算六、资源消耗&工程获取七、总结前言很久之前，就想用纯FPGA

千歌叹尽执夏·2023-12-19 00:44

Xilinx 7系列FPGA时钟篇(2)_时钟区域简介

作者：XiaoQingCaiGeGe原文链接上一篇介绍了7系列FPGA的整体时钟架构，FPGA是由很多个时钟区域组成，时钟区域之间可以通过ClockBackbone和CMTBackbone来统一工作。

苏十一0421·2023-12-18 22:55

西南科技大学数字电子技术实验五（用计数器设计简单秒表）FPGA部分

4.学会用FPGA实现本实验内容。

Myon⁶·2023-12-18 22:27

AMD 自适应和嵌入式产品技术日

tiger119·2023-12-18 19:11

2019-08-28

FPGA时序分析基础时钟的建立时间和保持时间时钟沿建立时间和保持时间之间的关系建立时间（）是指在时钟上升沿到来之前数据必须保持稳定的时间，保持时间（）是指在上升沿到来以后数据必须保持稳定的时间。

monogolue·2023-12-18 18:23

转 [Verilog] Quartus II 13.0下载安装和HelloWorld

主页：元存储博客转载自https://blog.csdn.net/qq_38113006/article/details/121569176文章目录总结一、前言QuartusII是Altera的FPGA

元存储·2023-12-18 09:39

紫光FPGA学习之常见报错

紫光pangodesignsuite报错：一、4005:[D:/**/rtl/burstORsingle.v(linenumber:47)]Logicforddr_head_addr_rrdoesnotmatchastandardflip-flop.看来看去都没有发现这个定义没有问题呀，检查发现：原来代码：always@(posedgei_clkornegedgerst_n)beginif(!rs

@晓凡·2023-12-18 08:49

紫光FPGA DDR3 IP使用和注意事项（axi4协议）

紫光DDR3IP使用对于紫光ddr3IP核的使用需要注意事情。阅读ddrip手册：1、注意：对于写地址通道，axi_awvalid要一直拉高，axi_awready才会拉高。使用的芯片型号时PG2L100H-6FBG676，不同的型号IP核接口和axi的握手协议也不一样（一定要注意），这点要注意，这也给我挖了一个很大的坑，一把心酸一把泪啊。下图是上板之后通过debug和jtag_hubIP核抓取的

@晓凡·2023-12-18 08:42

FPGA设计与实战之时钟及时序简介1

文章目录一、时钟定义二、基本时序三、总结一、时钟定义我们目前设计的电路以同步时序电路为主，时钟做为电路工作的基准而显得非常重要。简单的接口电路比如I2C、SPI等，复杂一点接口比如Ethernet的MII、GMII等接口，它们都有一个或多个时钟信号。那么什么是时钟信号？它有哪些特性和参数呢？如上图所示，时钟信号简单而言是一种具有特定频率和确定占空比的周期性重复的数字信号。时钟通常具有以下参数：频率

zuoph·2023-12-18 08:22

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