CLK

STM8 固件库编写 使用外部晶振串口通信时，发送是乱码

时钟初始化程序如下：voidClock_init(){CLK_DeInit();CLK_HSECmd(ENABLE);//启用外部时钟while(SET!
光立新·2020-09-15 02:52

用Quartus II Timequest Timing Analyzer进行时序分析 ：实例讲解 (四)

D1和D2属于同一个时钟域（CLK）。为了简化讨
xiao_cong0737·2020-09-14 21:05

用Quartus II Timequest Timing Analyzer进行时序分析 ：实例讲解 (三)

比如说DAC7512控制器，在设计中用到的时钟实际上是有3个，CLK25M，CLK50M和DA_SCLK。在对多时钟设计进行时序分析的时候，我们首先要搞清楚各时钟之间
xiao_cong0737·2020-09-14 21:04

用Quartus II Timequest Timing Analyzer进行时序分析 ：实例讲解 (三)

比如说DAC7512控制器，在设计中用到的时钟实际上是有3个，CLK25M，CLK50M和DA_SCLK。在对多时钟设计进行时序分析的时候，我们首先要搞清楚各时钟之间
xiao_cong0737·2020-09-14 21:34

(转)SPI常见传输错误解答

整个系统的速度受三个因素影响：主器件时钟CLK主、从器件时钟CLK从和同步串行时钟SCK，其中SCK是对CLK主的分频，CLK从和C
lanxinyuchs·2020-09-14 19:26

嵌入式Linux学习历程 — BSP工程管理

修改clk、led、delay驱动，创建对应的驱动文件，然后放置到对应的目录中。根据编写的新驱动文件，修改main.c文件内容。
FBI 警告·2020-09-14 15:07

有限状态机的理解

有限状态机的理解1.一段式有限状态机  数字电子技术中，时序逻辑电路的描述方法和一段式状态机是非常类似的，并没有引入次态这个变量，而是在clk上升沿到来之时检测现态和输入，判断后，更新现态和输出，也有一些数字电路的输出和时序无关
电力电子小哥·2020-09-14 15:58

虚拟机非正常关闭打不开了

又看到网上说的可能虚拟机在异常关闭时没来得及删除系统上的.clk文件，要删除虚拟机目录下的所有.clk文件打开虚拟机，查看目录找到文件夹下的.clk文件（
风清云不淡·2020-09-14 12:18

BSP工程管理

1.新建所需的文件夹，将同一属性的文件放到相应的文件夹中2.修改clk，led，delay驱动，创建对应的驱动文件，然后放置到相应的目录中3.根据编写的新驱动文件修改main.c文件内容。
世界非世界，是名世界！·2020-09-14 12:08

脉动进位计数器

其中，连续赋值语句有些类似于门级建模）（1）采用数据流一个带复位端的下降沿D触发器的设计：moduleedge_off(q,qbar,d,clk,clear);inputd,clk,clear;outputq
Tina_yaoyao·2020-09-14 12:19

FPGA串口波特率与系统时钟频率关系

9600bit/s然后周期是1/速率=1/9600=1.0416666667*10^(-4)=104167ns(也就是说每104167ns传输一个bit位的数据)波特率分频计数值：104167/System_clk_period
weixin_42746219·2020-09-14 11:06

关于FPGA波特率和时钟周期是的换算问题

20ns9600波特率指的是9600bps,9600bit/s然后周期是1/速率=1/9600=1.0416666667*10^(-4)=104167ns波特率分频计数值：104167/System_clk_period
liqiang9410·2020-09-14 10:00

微机原理复习-8254

一8254计数初值计算公式：N=f（clk）/f（out）8254工作方式方式0--计数结束输出正跃变信号（1）.计数过程中OUT为低，计数值减为9时，OUT变为高（2）.改变初值，则在写入新的计数初值后
封魂·2020-09-14 10:40

波特率、波特因子

smartcard标准是3.57M，如果时钟因子(波特率因子)为372,则对应波特率为9600，时钟因子=CLK/波特率etu=时钟因子/CLK=1/波特率，即传输一个符号位(一个bit)的时间。
Andrewlu58·2020-09-14 09:46

CLK_OF_DECLARE 解析

Linux下系统时钟在初始化时经常用到CLK_OF_DECLARE这个宏，现在以6ul为列做分析：CLK_OF_DECLARE(imx6ul,"fsl,imx6ul-ccm",imx6ul_clocks_init
mr lirongjun·2020-09-14 04:03

STM32之SPI驱动液晶屏的一个问题

正确的CS与CLK的时序如下所有CLK信号落在CS区间里面。有问
lagran·2020-09-14 04:28

nano100B的看门狗讲解

可选择的超时间隔(2^4~2^18)，超时间隔为104ms~26.316s(如果WDT_CLK=10kHz)。复位周期=(1/10kH
weixin_30876945·2020-09-14 03:30

HAL库——stm32f1xx_hal_gpio.c

=======================00053[..]00054(#)EnabletheGPIOAPB2clockusingthefollowingfunction:__HAL_GPIOx_CLK_ENABLE
bunengting·2020-09-14 03:12

nuc970 杂记

打印时钟的源码：staticvoidprint_clock_info(void){intapll_clk,upll_clk,Fvco_clk,
JDSH0224·2020-09-14 02:56

Clock Tick 测试程序运行时间的函数

clocktickclock_tstart,stop;//clock_t是clock()函数返回的变量类型doubleduration;//记录被测函数的运行时间，单位秒voidMyFunction(){//CLK_TCK
JeromeYChen·2020-09-14 00:35

SIM卡引脚定义

使用到的管脚为：SIMVCC；SIMRST；SIMCLK；SIMDATA（I/O）；SIMGND；VPP可以悬空；一般管脚可上拉至SIMVCC或下拉至地，请根据使用模块设计参考确定；例如：RST一般需要上拉；CLK
张云龙isMe·2020-09-13 20:43

VHDL同步清零、并行输出的8位逻辑左移移位寄存器

libraryieee;useieee.std_logic_1164.all;entityL_shifter8isport(clk,clr,si:instd_logic;d:bufferstd_logic_vector
阳光大男孩!·2020-09-13 20:07

广工EDA自动售货机实验代码（verilog HDL设计代码）

模块代码//mooreVender.vmodulemooreVender(N,D,Q,DC,DN,DD,clk,reset,state);inputN,D,Q,clk,reset;outputDC,DN
lseap·2020-09-13 20:06

广工EDA可逆计数器实验代码（verilog HDL设计代码）

模块代码//count.vmoduleCount(Q,C_B,Clr,Clk,updown,D);inputClk,updown,Clr;input[7:0]D;output[7:0]Q;outputC_B
lseap·2020-09-13 20:06

SystemVerilog的一个简单验证demo

就六个信号，时钟信号clk，复位信号reset（高有效），读使能信号rd_en，写使能信号wr_en，写数据信号wdata，读数据信号rdata。
数字积木·2020-09-13 20:53

任意二进制转BCD代码模板（左移加三算法）

moduleBinary_to_BCD(clk,bin,Result_INT);inp
qq_43536466·2020-09-13 19:38

IC设计错误案例005：频率对脉冲跨时钟的影响

如果src_clk为800MHz，dst_clk为可降频的时钟，通常为1.2GHz。此时在dst_clk为1.2GHz时，如果src_clk脉冲跨时钟没有扩展是没问题的。
IC小鸽·2020-09-13 19:27

FPGA_四位二进制计数器

四位二进制计数器和真值表：代码如下：modulejishuqi(clk,rst,en,rset,co,d,q);inputclk;inputrst;inputrset;inputen;input[3:0
b5073788·2020-09-13 18:43

verilog二进制转BCD码(加三移位法)

//数码管显示四位数字max=8191modulesmg4(clk,rst_n,shuzi,//inputqian,bai,shi,ge//output);inputclk;inputrst_n;input
das白·2020-09-13 18:06

testbench相关

只要在testbench初始化两个时钟，周期一样，初始值不一样就可以了initialbeginref_clk_p=1'b0;ref_clk_n=1'b1;endalwaysbegin#20ref_clk_p
xuexiaokkk·2020-09-13 17:10

异步fifo地址信息时钟同步的理解

目标：在a_clk时钟下，地址信息a_addr如何通过a_fifo同步到b_clk时钟下。
mushiheng·2020-09-13 15:56

阻塞赋值和非阻塞赋值的区别？

always@(posedgei_clk)beginb=a;c=b;end非阻塞赋值：always块内，2条语句同时执行。即：前面语句的执行（b=a）不会阻塞后面语句的执行（c=b）。
artest1995·2020-09-13 15:55

Verilog中阻塞赋值与非阻塞赋值

阻塞赋值与非阻塞赋值的不同阻塞赋值：=非阻塞赋值：<=可以理解为：阻塞赋值有顺序，非阻塞赋值没有顺序，下面我们用实例来讲解：阻塞赋值源码（截取）解读：clk上升沿或者rst_n下降沿到来时候进入always
Gallerghers·2020-09-13 14:51

FPGA一路时钟源产生差分时钟（vivado）

xilinx原语位OBUFDS，用法如下：OBUFDSinstance_name(.O(clk_output_n),.OB(clk_output_p),.I(clk_input));但这里有一个问题，输出的差分时钟务必直接连接到
Ocean_VV·2020-09-13 12:14

STM8 I2C从机

宏定义#defineSLAVE_ADDR0x51#defineI2CSPEED400000//i2c速度stm8l051i2c从机初始化/*I2CclockEnable*/CLK_PeripheralClockConfig
zpzyf·2020-09-13 09:08

LPC1700系列Cortex-M3内部时钟系统

osc_clk：外部晶体振荡器rtc_clk：realtimeclock2.振荡器2.1内部RC振荡器（IRC）内部RC振荡器(InnerRC)，可用作WatchDog的时钟源，也可用作驱动PLL0和CPU
qq_39213713·2020-09-13 08:11

Xilinx FSBL 代码简析

1.在FSBL工程中首先找到main函数，第一眼看到的就是ps7_init()；从注释可以看到这里是对MIO,PLL,CLK,DDR进行初始化。
我可能是个程序员·2020-09-13 05:58

FPGA基础之锁存器与触发器的设计

一、锁存器首先设计锁存器的时候应该清楚什么是锁存器，锁存器其实是对电平信号敏感的，一定信号是电平敏感的，和时钟边沿clk无关。
七水_SevenFormer·2020-09-13 05:48

有关单片机串口通信的原理性问题讲解

传输距离远；应用场合较多；缺点：数据传输效率慢2、并行：有几位数据，在几根线上发送出去，一个时钟周期可以完成一组数据的采样优点：数据传输速率快缺点：抗高频干扰能力弱；传输距离近；占用硬件资源多；3、同步：即有CLK
吉大一菜鸡·2020-09-13 04:40

【 Verilog 】always@（）的敏感源中为什么不能双边沿触发？为什么不能双时钟触发？

如下：moduleFreq_divide(inputclk,inputrst_n,outputregclk_divide);wireclk_reverse;assignclk_reverse=~clk;
李锐博恩·2020-09-13 04:03

'compile' step failed with error(s) while executing 初学者的问题

;regclk;regz;reg[15:0]din;wire[15:0]dout;wire[15:0]dinout;integeri;bidirec_datauut(.din(din),.z(z),.clk
是这耀眼的瞬间·2020-09-13 04:31

verilog呼吸灯代码

我自己也是迷迷糊糊的，参考链接：https://www.cnblogs.com/hechengfei/p/4106538.html第一版moduleled(LED,CLK);outputregLED=1
高鹏123·2020-09-13 04:29

vivado错误[Synth 8-27] use of clock signal in expression not supported

说明有状态不明的情况出现，说明ifelse没有把所有现象包含进去或者是直接赋值的时候对于被赋值的那个值可能会出现上升沿或者下降沿不确定的情况，对于后者可以使用ifelse解决或者直接clk？1:0。
Azad_Walden·2020-09-13 04:24

mstar 平台内核i2c总线介绍

硬件连接i2c0连接如下i2c0也即给DCDC使用的一组总线，主要是调整cpu核心电压，该总线不允许用户挂载其它设备对应的clk，data是芯片pin脚是E6，F6i2c1的连接如下对应的clk，data
Alex.Ke·2020-09-13 01:36

PAT-B1026题解

同时还有一个常数CLK_TCK，给出了机器时钟每秒所走的时钟打点数
马上有人鱼线的bao160·2020-09-13 01:20

仿12306铁路客服服务中心登录验证码效果

铁路客服服务中心*{margin:0;padding:0;}.clk-img{position:absolute;width:24px!important;height:24px!
zhangge3663·2020-09-12 18:59

4.9 循环前缀和加窗处理

的时序图可以看出，ram在读取上一帧时钟的同时，开始写下一个帧；添加16个前缀：（一组数据的后面16个）加窗：输出的输入的64个数据；moduleCP_ADDER(CP_INR,CP_INI,CP_ND,CP_CLK
xl@666·2020-09-12 14:11

FPGA编码风格

2.使用有意义的信号名、端口名、函数名和参数名3.信号名长度不要太长4.对于时钟信号使用clk作为信号名，如果设计中存在多个时钟，使用clk作为时钟信号的前缀5.对于来自同一驱动源的信号在不同的子模块中采用相同的名字
black111111111111·2020-09-12 13:53

（1）STM32使用HAL库操作GPIO

staticvoidMX_GPIO_Init(void){GPIO_InitTypeDefGPIO_InitStruct;/*GPIOPortsClockEnable*/__HAL_RCC_GPIOH_CLK_ENABLE
oshan2012·2020-09-12 03:20

展讯平台调试Camera gc0310

通过查看开发板的EVB，ZB，MB原理图，确认camera的SIO，RST，CLK所对应的GPIO口，代码中使能这些GPIO；再找到与这些pin脚相连接的电阻或电容，使用万用表测量这些电阻及电容的电压，
Gabriel_Tian·2020-09-12 01:30
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