CLK 第20页

杰里之IIC IO口篇

#defineIIC_PORTJL_PORTD#defineIIC_DAT6#defineIIC_CLK5#defineiic_clk_out()do{IIC_PORT->DIR&=~BIT(IIC_CLK

Rambo-Lamborghini·2020-08-21 02:14

全志F1C100s在Tina Linux SDK上修改CPU频率的方法

打开平台的clock配置dts文件,位于[sdk]/lichee/linux-3.10/arch/arm/boot/dts/,文件名是sun3iw1p1-clk.dtsi找到pllcpu,将assigned-clock-rates

Vivian·2020-08-21 02:28

DDS数字信号发生器

信号和频率的关系在clk的作用下

weixin_30887919·2020-08-20 19:43

手机相机驱动的clk等参数说明

概述此文档以imx582为样例说明MTK相机驱动代码中的参数：.pre={.pclk=864000000,.linelength=7872,.framelength=3622,.startx=0,.starty=0,.grabwindow_width=4000,.grabwindow_height=3000,.mipi_data_lp2hs_settle_dc=85,.mipi_pixel_rat

周宏彬·2020-08-20 13:03

I2C通信

1、物理接口：SCL+SDA（1）SCL（serialclock）：时钟线，传输CLK信号，一般是I2C主设备提供时钟的通道。

林凡_123·2020-08-20 07:55

error: #136: struct "" has no field "XXXX"

下面这个是高级定时器的时基的结构体初始化voidADVANCE_TIM_Mode_Config(){//开启定时器时钟,即内部时钟CK_INT=72MADVANCE_TIM_APBxClock_FUN(ADVANCE_TIM_CLK

Unarmed_·2020-08-20 05:31

Verilog 10进制计数器及主要的分频器今天看懂，任务

代码1：modulecounter(clk,rst_n,out);inputclk,rst_n;output[3:0]out;reg[3:0]count;assignout=count;always@(

whm0077·2020-08-20 02:10

STM32F103VCT6 高级定时器的PWM输出

1，TogetTIM1counterclockat72MHz,theprescaleriscomputerasfollows:Prescaler=(TIM1CLK/TIM1counterclock)-1ToobjectiveistogenteratePWMsignalat50KHz

qyhsxdx·2020-08-20 01:58

uart的具体实现代码

outputclk_bps);`defineBPS_9600`defineCLK_PERIOD40//时钟周期为40ns（25MHZ）`defineBPS_SET96`defineBPS_PA(10_000_000/`CLK_PERIOD

lixudong_1·2020-08-20 00:20

串口通信Usart发送程序

使用Verilog代码编写的USART发送程序：数据位8位，停止位1位，校验位没有，流控没有波特率由波特率模块生成串口时序大致如下图所示：moduleuart_trans(GClk,clk_bps,reset

左氏浮夸·2020-08-20 00:33

UART

Baud=(2^SMOD/32)×Use_CLK/（256-TH1）①可说2SMOD=1或2，亦为2SMOD/32=1/32或1/16，也就是系数是1/32还是1/16，取决于PCON的SMOD标志位（

JRK_csdn·2020-08-19 23:27

串口通信USART接收程序

使用Verilog代码编写的串口接收程序：数据位8位，停止位1位，校验位没有，流控没有波特率由波特率模块生成串口时序大致如下图所示：moduleuart_recv(GClk,clk_bps,reset,

左氏浮夸·2020-08-19 23:03

MAC概述

2byte数据0---1500byte填充0---46byte帧校验序列4byteMAC分为3个模块：发送模块、接收模块、管理模块、CPU(SOPC)接口模块CPU接口部分：1.与Avalon总线的接口包括：clk

狼性天下·2020-08-19 10:16

DE2-115创建Web Server详细步骤（Quartus 13.1）

1.NewProject2.CreateNewSystemCtrl+R，将时钟Name更改为clk_50，频率为50MHz加入altpll组件，c0->100MHz，作为系统时钟；c1->100MHz，

蜗牛爬珠峰·2020-08-18 22:30

FPGA Verilog语言寄存器类型移位无反应

一开始我的想法如下：wireCS8416_OMCK;reg[3:0]div=4;reg[2:0]cs8416_clk_rst_r=3'b010;//对应选

小黑.·2020-08-18 17:42

状态机finite-state machine学习笔记2——按键消抖初步(1)

现实生活中按键按下之后并不会是理想状态这里引入按键消抖的状态机学习按键消抖第一种写法状态未按下时空闲状态（IDLE）按下抖动滤除状态（FILTER0）按下稳定状态（DOWN）释放抖动滤除状态（FILTER1）/*Clk

秋文～·2020-08-18 17:23

PPM解码器

1、PPM的功能描述输入信号clk，时钟周期为0.59usrst，异步复位信号，低电平有效din，输入的PPM编码后的数据输出信号[7:0]dout，PPM解码后的8位数据d_en，输出数据有效标志，高电平有效

weixin_30739595·2020-08-18 17:45

ARM--LCD控制原理笔记

接口介绍：概念：2440LCD接口原理图解析：LCD显示图像原理：扫描：LCD时序：控制信号：时序图：时序图时间参数：LCD控制器LCD接口介绍：概念：2440LCD接口原理图解析：①是时钟信号，每来一个CLK

shenlong1356·2020-08-18 16:50

AD9516-1时钟芯片配置

内部结构：如下图所示，常用引脚说明：REF1：参考输入1，REF2：参考输入2，REF_SEL:选择是参考输入1或者参考输入2LF：环路滤波器输出，使用内部VCO时使用CLK:外部VCO输入SYNC:同步输入

qr_ljj·2020-08-18 16:16

STM32使用定时器产生PWM波

/*----------------PWM信号周期占空比的计算---------------*///ARR:自动重装载寄存器的值//CLK_cnt:计数器的时钟等于Fck_int/(psc+1)=72M

初心不辜·2020-08-18 16:30

FPGA I/O 口时钟约束

一.当clock由外部时钟提供，分析如下：上图是在外部数据传到FPGA的一个示意图，对各个延时的解释如下：clk1:时钟信号从PLL或者I/O口到源寄存器的延时；clk2:时钟信号从PLL或者I/O口到目标寄存器的延时

破风浪挂云帆·2020-08-18 15:57

STM32产生SPWM

include"led.h"staticuint16_tCCR3_Val=1800;staticuint16_tPrescalerValue=0;/*PWM输出配置说明，*//*-Prescaler=(TIM3CLK

mjlsuccess·2020-08-18 15:18

STM32L0 HAL 串口问题

下面时我的程序：//时钟初始化voidSystemClockConfig(void){RCC_OscInitTypeDefRCC_OscInitStruct;RCC_ClkInitTypeDefRCC_Clk

gmeat·2020-08-18 15:41

VHDL仿真文件模版

entitytb_ledis--Port();--不用填endtb_led;architectureBehavioraloftb_lediscomponentkey_led--声明待测试模块port(sys_clk

jiangbeicaizi000·2020-08-18 15:46

基于mini2440按键控制电子相册（裸机代码）

#defineGLOBAL_CLK1#include"def.h"#include"option.h"#include"2440addr.h"#include"profile.h"#defineLCD_WIDTH320

a16839678·2020-08-18 14:58

STM32定时器初始化完成后修改频率问题

出现问题问题代码：voidtimer_PWM_init(TIM_TypeDef*TIMx,uint32_ttim_ch){LL_TIM_InitTypeDefTIM_InitStruct={0};timer_clk_irq_config

火红色祥云·2020-08-18 13:42

RTC毫秒级Alarm触发

计数器以预分频器产生的TR_CLK时间基准为参考进行计数。RTC_CNT寄存器用来存放计数器的计数值。操作步骤：1.去掉写保护2.允许闹钟中断3.配置闹钟时间，也就是写RTC_ALR寄存器4.加上写

火红色祥云·2020-08-18 13:42

时钟周期、总线周期(机器周期)区别

8086CPU执行一条指令是由取指令、译码和执行等操作组成的，为了使8086CPU的各种操作协调同步进行，8086CPU必须在时钟信号CLK控制下工作，时钟信号是一个周期性的脉冲信号，一个时钟脉冲的时间长度称为一个时钟周期

hanchaoman·2020-08-18 08:07

8253定时计数器演奏音乐

;8253定时计数器演奏音乐23;8253定时计数器T2输出用于音频驱动演奏《一闪一闪亮晶晶》45;(A9)CS--(B8)3006;(A12)Φ--(A11)1A;输入4.9152MHz7;(A9)CLK2

weixin_30390075·2020-08-18 04:08

PAT 乙级 1026 程序运行时间

同时还有一个常数CLK_TCK，给出了机器时钟每秒所走的时钟打点数。于是为了获得一个函数f的运行时间，我们只要在调用f之前先调用clock()，获得

weijlxm·2020-08-18 03:10

计算机组成原理-实验七-取指令与指令译码实验

二、配置IP核：不多说，直接上图三、实验代码模块结构图取指令模块`timescale1ns/1ps//取指令模块moduleGet_Inst(clk,clr,In

咸鱼不会游泳·2020-08-18 01:26

微型机系统与接口（含汇编）实验六定时/计数器8253、8254

分析：CLK0连接时钟1MHZ，要使输出信号为1HZ，需要1000000分频，而计数寄存器最多为16位的值，也就是最多6

MK965·2020-08-18 00:18

A/D转换并用数码管显示

A/D转换总体架构框图2.顶层模块代码modulead(pi_clk,pi_rst_n,pi_ad_sda,po_seg7_seg,po_seg7_sel,po_ad_scl,po_ad_cs_n);inputpi_clk

loujiong·2020-08-17 18:03

基于F407，TB6560步进电机驱动学习使用整理

电机驱动模块整理内容1.接线问题*共阳极接线*共阴极接线引脚功能：共阳极时DIR+、EN+、CW+接电源正极，DIR-给高电平时电机正转，低电平反转；EN-低电平停止模块工作，高电平模块工作；步进电机转一圈CLK

DragonWarder·2020-08-17 17:32

ddr2 ip调试问题集合

2019独角兽企业重金招聘Python工程师标准>>>一、问题描述：ERROR:NgdBuild:455-logicalnet'clk400m_p'hasmultipledriver(s)ERROR:NgdBuild

weixin_33797791·2020-08-17 16:29

arduino UNO 用TB6560驱动42步进电机

2、我采用的是24V共阴极与ardiunoUNO的接法（注意：TB6560的输入电平为5V时，R_EN、R_CW、R_CLK为0；为12V时R_EN、R_CW为1k，R_CLK为1.5k；24v时R_EN

pikaMouse2·2020-08-17 13:50

基于 MARCH C+ 算法的SRAM BIST

RevisionHistory:2020-4-1//Revision:1.0//Eailbox:[email protected]//`timescale1ns/1psmodulemem_bist(clk

贾多宝·2020-08-16 22:42

verilog--串并转换

(1)四输入单输出的并串转换模块：moduleb_c(clk,rst_n,en,d,q);inputclk,rst_n;input[3:0]d;outputregen;outputregq;reg[3:

工科路上奋斗的小白·2020-08-16 22:42

串口读写IIC器件 FPGA Verilog HDL

串口读写IIC器件FPGAVerilogHDLIIC总线协议实现：`include"config.v"moduleI2C(clk,//systemclk50MHZrstn,//activelowdata_in

那是一段痛苦的记忆·2020-08-16 22:38

简单时序逻辑电路的verilog实现，包括D触发器、JK触发器、锁存器、寄存器、

1416:49:12简单时序逻辑电路的verilog实现，包括D触发器、JK触发器、锁存器、寄存器、简单时序逻辑电路的实现D触发器（带有同步复位、置位或者异步复位、置位）RTL描述：1moduledff(2clk

weixin_34270865·2020-08-16 21:20

FPGA中的简单并串，串并转换

如：modulepara_serial(clk,rst_n,en,//外部待传输数据输入sda//三态数据输入);inputwireclk;inputwirerst_n;outputregsda;outputregen

恋天的风·2020-08-16 21:56

【FPGA】【Verilog】【基础模块】触发器&锁存器

D触发器：//D触发器moduledff(q,clk,data);outputq;inputdata,clk;regq;always@(posedgeclk)beginq=data;endendmodule

居然是可以改昵称的·2020-08-16 21:06

六、FPGA设计之并转串设计

modulep_to_s(clk,rst_n,din,dout);inputclk;inputrst_n;input[7:0]din;outputdout;reg[3:0]counter;reg[7:0

天天行健·2020-08-16 21:35

FPGA Verilog寄存器模块及testbench代码

寄存器模块代码：modulehardreg(d,clk,clrb,q);inputclk,clrb;input[3:0]d;outputreg[3:0]q;always@(posedgeclko

码糖·2020-08-16 20:03

Verilog 并行数据流转换为一种特殊串行数据流模块的设计

inputack;outputrst;output[3:0]data;outputsclk;regrst;regsclk;reg[3:0]data;initialbeginrst<=1;#10rst=0;#(`clk_cyc

动次打次小飞龙·2020-08-16 20:49

数字IC笔试题|verilog实现CRC-8的串行计算

题目如下：verilog实现：`timescale1ns/1ps//modulecrc(clk,rst_n,data,data_valid,crc_start,crc_out,crc_valid,crc_out_parallel

FPGA入门到头秃·2020-08-16 20:32

verilog入门经验（五）-- 并转串

并转串电路主要由时钟（clk）、复位信号（rst）、并行输入信号（pdin）、串行输出信号（sdout）和使能信号（en）组成。其它信号都是名字意义，现在主要讲下使能信号。

Phenixyf·2020-08-16 20:01

verilog描述锁存器和触发器

门口D锁存器代码：moduleD_latch(clk,D,Q);inputclk,D;outputregQ;always@(clk,D)//注：这里的敏感信号为clk和D，因为D也引起Q的变化。

mikiah·2020-08-16 19:26

寄存器Verilog

有异步清零端的n位寄存器：moduleregn(D,clk,reset,Q);parametern=16;input[n-1]D;inputclk,reset;output[n-1]regQ;always