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Linux
CLK
Kafka设计解析(二):Kafka High Availability (上)
utm_source=infoq&utm_medium=related_content_link&utm_campaign=relatedContent_articles_
clk
Kafka在0.8以前的版本中
beyondlpf
·
2015-07-06 16:00
kafka
时钟约束
设计一个计数程序,使用时钟
clk
,在这个
clk
的上升沿计数。硬件上该时钟由50MHz晶振提供,因此设计时钟就要约束为50MHz,20ns时钟周期。
wu20093346
·
2015-06-29 17:00
FPGA
约束
时钟
时序
2015年第十六周lcd
设计思路:只用LCD进行写操作,写入指令和数据,所以RW一直为0;EN在lcd_
clk
的上升沿高电平。这样只需要操作RS信号即可。
liyingjie01
·
2015-06-28 11:00
spio从模式
Mini_LVDSsourcedrvier,用drst产生内部3分频或4分频
clk
,不论主、从模式都需要drst信号。
phenixyf
·
2015-06-26 18:00
基于FPGA的跨时钟域信号处理——专用握手信号
图1是一个跨时钟域的异步通信实例,发送域和接收域的时钟分别是
clk
_a和
clk
_b。这两个时钟频率不同,并且存在一定的相位差。对于接收时钟域而言,来自发送时钟域的信号data_a2b有可能在
Image_vip
·
2015-06-24 23:38
FPGA
(笔试题)程序运行时间
同时还有一个常数
CLK
_TCK,给出了机器时钟每秒所走的时钟打点数。于是为了获得一个函数f的运行时间,我们只要在调用f之前先调用clock(),获得一个时钟打点数C1;在f执行完成
·
2015-06-15 20:00
笔试题
傻瓜的SPI的通信
`timescale1ps/1ps moduletry( inputclk, inputrst, output[7:0]data ); //regf_
clk
; regflag; reg[
EasyChanger
·
2015-05-29 22:00
ST emWin 调试
移植官方STemWin5.22到F4平台,在GUI_Init(),跑不下去了,经查找,发现必须开启CRC时钟,__HAL_RCC_CRC_
CLK
_ENABLE();移植好LCDConf_Lin_template.c
luy3728000
·
2015-05-29 14:00
颜色
st
EMWIN
VHDL语言实现的任意整数分频器
process(
clk
)--
clk
输入时钟; begin if(rst = '0') then --rst复位信号;
·
2015-05-26 23:00
实现
分频器VHDL描述
下面我们介绍分频器的VHDL描述,在源代码中完成对时钟信号
CLK
的2分频,4分频,8分频,16分频。
·
2015-05-26 23:00
linux
实验环境说明 此注释以网上获得的“linux带中文注释的0.11版本”为基础,对照赵炯博士《Linux内核完全注释(0.11) 》V3.0版(http://oldlinux.org/download/
clk
011c
向阳gggg
·
2015-05-25 20:00
linux
虚拟机
include
初学者
linux
实验环境说明 此注释以网上获得的“linux带中文注释的0.11版本”为基础,对照赵炯博士《Linux内核完全注释(0.11) 》V3.0版(http://oldlinux.org/download/
clk
011c
向阳gggg
·
2015-05-25 20:00
linux
虚拟机
include
初学者
[TM4C123单片机实践] 配置SSI并驱动DAC7811显示正弦波
结合官方例程与参考手册,加上一个好的示波器,效率会高很多.TI的SSI实际上就是SPI.我门先熟悉一下SPISPI,就是在主机与从机之间用来传输数据的通过TX,RX传输数据,通过CS片选信号线激活主机与从机的通信,通过
CLK
qq_21970857
·
2015-05-17 22:00
C++
c
单片机
电子设计
TM4
FPGA基础之异步复位和同步释放电路的详细解释
转载自http://blog.csdn.net/lg2lh/article/details/8488224在有大量异步复位触发器的设计中,假设rst_async_n撤除时发生在
clk
上升沿,则可能发生亚稳态事件
u011388550
·
2015-05-11 21:00
stm8 蜂鸣器BEEP
第二步:具体实现voidBeep_Init(void) {
CLK
_ICKR|=0x08;//开启内部LSI while(!
zhuming3834
·
2015-05-09 10:00
单片机
寄存器
IAR
BEEP蜂鸣器
ARF7
Quartus错误集锦
名没有和工程名同名解决方法:把顶层模块的module名改成和工程名同名2.Error(10278):VerilogHDLPortDeclarationerrorattest.v(4):inputport"
clk
_in"cannotbedeclaredwithtype"reg
qq_20480611
·
2015-04-30 19:00
quartus
modelsim仿真教训
对于最重要的
clk
,在initial里,
clk
=0,然后forever#2
clk
=~
clk
;可以产生时钟信号。
EasyChanger
·
2015-04-14 22:00
xemacps e000b000.ps7-ethernet: eth0: no PHY setup 解决方法
devicetreeps.dtsi文件 ps7_ethernet_0:ps7-ethernet@e000b000{ #address-cells=; #size-cells=; clock-names="ref_
clk
linuxarmsummary
·
2015-04-07 13:00
PAT1026程序运行时间(15)
usingnamespacestd; longc1,c2; longdiff; intmain() { cin>>c1>>c2; diff=c2-c1; inthour=diff/(3600*
CLK
bleuesprit
·
2015-03-10 10:00
在vs中粗略计算一段程序运行时间
转载地址:http://nasutechtips.blogspot.ro/2011/03/debugging-tips-
clk
.htmlDebuggingTips-@CLKWecanuse‘Watch’
whatever957
·
2015-03-01 09:29
debug
time
Visual
Studio
@clk
指纹识别调试记录
配置GPIO.涉及到6个GPIO:spi_cs,
clk
,mo,mi,rst,INT.飞线浪费了很多时间。
chiooo
·
2015-02-28 14:08
嵌入式
Ads1230采集数据不准
主要代码如下: AD_DATA=0; for(i=0;i<20;i++) { ADS_
CLK
_H(); //SCLK=1; Delay(150);
qingfengtsing
·
2015-02-03 10:00
zturn开发板网口驱动的注册过程
{compatible="xlnx,ps7-ethernet-1.00.a";reg=;status="disabled";interrupts=;clocks=,;clock-names="ref_
clk
luoqindong
·
2015-01-30 11:00
提升软件开发者效率的10个提示
utm_source=infoq&utm_medium=related_content_link&utm_campaign=relatedContent_articles_
clk
IliasTsagklis
zht666
·
2015-01-22 11:00
FPGA LVDS应用
1.IBUFDS原语使用问题 使用IBUFDS原语,IBUFDS的输入信号例化为FPGA的输入端口(差分端口loc_
clk
19m_n和loc_
clk
19m_p),但是综合时错误提示: ERROR
phenixyf
·
2015-01-19 15:00
Netty系列之Netty百万级推送服务设计要点
utm_source=infoq&utm_medium=related_content_link&utm_campaign=relatedContent_articles_
clk
wangxiaoxu
·
2015-01-13 13:00
netty
Netty系列之Netty百万级推送服务设计要点
utm_source=infoq&utm_medium=related_content_link&utm_campaign=relatedContent_articles_
clk
1.背景1.1.话题来源最近很多从事移动互联网和物联
wangxiaoxu
·
2015-01-13 05:00
netty
netty
系列
SD/TF 引脚
SD/TF卡引脚定义4推荐SD卡:1-data3,2-cmd,3-vss,4-vdd,5-
clk
,6-vss,7-data0,8-data1,9-data2.TF卡(SD模式):1-data2,2-data3,3
Uncle_GUO
·
2015-01-10 02:00
Be careful when Android up merge
Weusuallyusethecopyandpastefunctiontomergesomecode.itwouldcauseusbigissue. 1Forthedrivercode.youmustpayattentiontotheclk0/
clk
1
fu_shuwu
·
2015-01-09 20:00
Pat(Basic Level)Practice--1026(程序运行时间)
同时还有一个常数
CLK
_TCK,给出了机器时钟每秒所走的时钟打点数。于是为了获得一个函数f的运行时间,我们只要在调用f之前先调用clock(),获得一个时钟打点数C
u012736084
·
2014-12-30 22:00
basic
pat
FPGA时钟约束和timequest timing analyzer
CreateClock#**************************************************************create_clock-period8-name"ENET0_RX_
CLK
Pejoicen
·
2014-12-30 20:00
Waiting for core to be armed!
一定是时钟出了问题,chipscope无法获得时钟,之前使用的是PLL出来的时钟,想用时钟源,但是chipscope里的时钟源
clk
变灰,是port类型,后来重新使用了一个DCM。
christne1225i
·
2014-12-30 15:00
1026. 程序运行时间(15)
同时还有一个常数
CLK
_TCK,给出了机器时钟每秒所走的
ice_camel
·
2014-12-28 23:00
C语言
乙级
浙大PAT
I2C总线一
一、总述I2C--两条线:
clk
时钟,sda数据。
xmzzy2012
·
2014-12-26 14:00
Verilog LED
moduleLED( input
clk
,//50M input rst_n, output led);reg [22:0] cnt; parameter LED_CNT=49_999_999;always
a379039233
·
2014-12-24 21:00
树莓派--利用wiring库实现树莓派当前内存使用率实时显示
引脚定义:1、RCV(白)2、SGND(橙)3、VCC(蓝)4、STB(红)5、
CLK
(褐)6、DIN(黑)//数码管显示编码表0123456789constuint8_tLedTab[]={0x7B,
风之轻吟2013
·
2014-12-22 09:49
玩转树莓派
uCOS 在 NIOS II 上的移植
NewProjectWizard:2.点击两个Next,进入Family&DeviceSettings,选择器件3.Finish,建立工程完毕,点击Tools->SOPCBuilder,输入名字后,OK4.修改
clk
wu20093346
·
2014-11-27 20:00
移植
ucos
nios
SDIO 接口的wifi驱动
CLK
信号:HOST给DEVICE的 时钟信号,每个时钟周期传输一个命令。 CMD信号:双向的信号,用于传送命令和反应。 DAT0-DAT3 信号:四条用于传送的数据线
luopingfeng
·
2014-11-23 21:00
MTK Android Driver:PMIC
U32RegNum,U32val,U32MASK,U32SHIFT)preload:alps\mediatek\platform\mt6582\preloader\src\drivers\pmic_6323.
clk
架构师训练营
·
2014-11-09 13:49
Android
系统底层
Android
系统底层开发
MTK Android Driver:PMIC
U32RegNum,U32val,U32MASK,U32SHIFT)preload:alps\mediatek\platform\mt6582\preloader\src\drivers\pmic_6323.
clk
cbk861110
·
2014-11-09 13:00
某pwm控制器功能分析
1.pwm-block-diagram.jpg1.pwm-timing-diagram.jpg3.pwm-my-note更正:图中的ToneCLK是不对的,这个
clk
是不存在的。
coder_jack
·
2014-10-27 15:00
PWM
占空比
FPGA之按钮防抖动设计的verilog实现
方法一:
clk
是已经分频好的时钟。
Snail_Walker
·
2014-10-25 01:02
Digital
Chip
Design
豆瓣音乐人app的PhoneGap实践
utm_source=infoq&utm_medium=related_content_link&utm_campaign=relatedContent_news_
clk
豆瓣音乐人app在2011年开发时
hongxuecn
·
2014-10-24 09:38
html5
PhoneGap
同步FIFO的verilog描述
2Afifocontrollerverilogdescription. 3******************************************************/ 4modulefifo(datain,rd,wr,rst,
clk
fkl523
·
2014-10-23 20:00
任意整数分频Verilog(占空比50%)
3inputCLK,//基准时钟 4outputCLK_div_N,//N分频后得到的时钟 5inputrst 6); 7wire[31:0]N=5;//★N为分频系数,N≥2即可,N的值为
CLK
fkl523
·
2014-10-23 17:00
简单实用的按键去抖Verilog实现
modulekey_fangdou(
clk
,key_in,key_
wanruoqingkong
·
2014-10-19 11:00
FPGA学习笔记(二)模块建立及变量连接
所写的工程是由一个一个的模块连接起来的,每个文件代表一个模块,模块的名字和文件名要保持一致,一个模块的基本声明方法为://FileName:main_module module main_module(
CLK
qq570842253
·
2014-10-15 21:16
FPGA
Verilog
Verilog中Task语句可综合设计实例
`timescale1ns/1psmoduleTaskLearn(
clk
,reset,signal);inputclk,reset;outputregsignal;reg[3:0]counter;reg
cuiweitju
·
2014-10-10 21:27
FPGA
数字电路设计之D触发器的门级实现
1、D触发器代码:moduleD_flip_flop(
clk
,d,q,qn);inputclk,d;outputq,qn;wireq0,qn0;d_latchdlatch1(~
clk
,d,q0,qn0)
Snail_Walker
·
2014-09-28 20:51
Digital
Chip
Design
FPGA 如何产生LVDS输出
outputclkoutn; OBUFDSMytest(.O(clkoutp),.OB(clkoutn),.I(clkin)); endmodule OBUFDSMytest(.O(clkoutp),.OB(
clk
phenixyf
·
2014-09-27 15:00
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