DDR3 第3页

基于 OV2640 的图像采集显示系统(camera_init 摄像头初始化模块)

连续读写实现文章目录前言一、OV2640摄像头初始化模块设计思路二、OV2640摄像头初始化模块用法介绍三、复位时序设计四、数据写入操作五、数据查找表六、完整代码展示六、仿真代码展示七、仿真结果展示前言本节将在实验“基于DDR3

C.V-Pupil·2023-10-11 00:25

FPGA解码SDI视频，GTX加官方IP解码方案，代码逐行讲解，提供验证过的工程源码，可直接移植

.SDI常用的FPGA编解码方案3.SDI接入FPGA板级硬件电路详解4.XIlinx的GTX+SDIIP解码方案5.XIlinx的GTX解串详解6.XIlinx的SDIIP解码详解7.SDI解码视频DDR3

9527华安·2023-10-10 11:27

紫光 DDR3 IP核调试

1.IP核简介直接编写DDR2/DDR3的逻辑工作量不太大，但是涉及到双边延、高速率的读取，时序很复杂。因此一般抖采用IP核实现。紫光的SDRAMIP核为HMIC_HIP。

会飞的珠珠侠·2023-10-09 12:27

不是所有DDR3都可以用FLY_BY拓扑

前不久小A设计了一块单板，单板很简单，上面有一个主控芯片拖着2片DDR3颗粒，客户也没有任何要求，就说按照常规布线即可。

湮雨塵飛·2023-09-29 06:36

ZYNQ PS-PL数据交互方式总结（好文）

五，DDR3：通过对AXIHP接

一个早起的程序员·2023-09-29 05:03

MT41K128M16JT DDR3寻址

MT41K128M16JT该DDR3共有27bit地址，分别如下：因为DDR3控制器IP与DDR3的数据端口是128bit，而ddr3的物理宽度是16bit，所以ddr3写一次地址增加3。

I am a FPGAer·2023-09-27 16:06

迅为龙芯2K1000核心板国产Linux工业板卡适用于工控电力能源行业方案

龙芯2k1000采用40nm工艺，片内集成2个GS264处理器核，主频1GHz，64位DDR3控制器，以及各种系统IO接口。

迅为电子·2023-09-26 23:43

DIY主机，到底是买零件组装还是成品DIY？

我买主机看了三个月，主板、显卡、cpu、内存、硬盘、散热、电源、机箱壳子，我从不懂看到懂，我从cpu、显卡的各个型号对比，到内存ddr4、ddr3的区别，再m.2、固态、机械硬盘（蓝盘、黑盘、红盘）的区分

北京大学柯锴·2023-09-25 10:29

高速电路板和低速电路板如何界定标准与几点区别

一、高速电路板和低速电路板的概念高速电路板是指在高频率、高速率下工作的电路板，如DDR3、DDR4、PCIE等常见应用。而低速电

StruggleFSTIL·2023-09-21 16:57

FPGA通过MIG IP读写DDR3

一.简介本期将接收如何驱动DDR3存储器，当然不会像SDRAM那样，自己手写驱动；而是借助Vivado提供的MIGIP来完成这项工作。

FPGA之旅·2023-09-17 12:47

自顶而下设计FPGA

然而更普遍的情况，FPGA只是用作实时数据采集控制、某些快速处理算法、PCIe\DDR3等高速数据通道，甚至某些简单的胶合逻辑等，FPGA开发工程师基本不会接触到门级和晶体管级。

weixin_30414635·2023-09-16 17:36

系统移植---uboot

CPU内部IROM存储的启动程序，根据拨码开关识别启动方式，假设从SD卡启动IROM中的程序作用是将SD卡中前面几k的程序搬到CPU的IRAM中执行，而这几k的程序的作用是继续搬之后的代码到外部的RAM(DDR3

hamster2553·2023-09-14 08:59

FA@TE·2023-09-12 17:14

Xilinx DDR3 MIG IP核（4）--把MIG IP核打包成FIFO（下）

目录1、FIFO控制模块1.1、端口1.2、Verilog代码2、顶层模块2.1、端口2.2、Verilog代码

孤独的单刀·2023-09-11 03:31

Xilinx DDR3 MIG IP核（3）--把MIG IP核打包成FIFO（上）

目录1、框架2、ddr3_wr突发写模块2.1、端口2.2、Verilog代码3、ddr3_rd突发读模块3.1、端口

孤独的单刀·2023-09-11 03:00

Xilinx DDR3 MIG IP核（1）--MIG IP核是什么？如何配置MIG IP核？

目录1、前言2、MIGDDR3IP核的介绍3、MIGDDR3IP核的配置1、前言DDR3SDRAM简称DDR3，是当今较为常见的一种储存器，在计算机及嵌入式产品中得到广泛应用，特别是应用在涉及到大量数据交互的场合

孤独的单刀·2023-09-11 03:28

rk3399移植 u-boot (1)

硬件设备开发板：迅为rk3399；DDR3：2GB；EMMC：16GB；显示屏：7寸LVDS电容屏，分辨率800*1280。准备工作1.获取一份RK官方的u

Qurry.OS·2023-09-07 11:32

【两周学会FPGA】从0到1学习紫光同创FPGA开发|盘古PGL22G开发板学习之DDR3 IP简单读写测试（六）

本原创教程由深圳市小眼睛科技有限公司创作，版权归本公司所有，如需转载，需授权并注明出处适用于板卡型号：紫光同创PGL22G开发平台（盘古22K）一：盘古22K开发板（紫光同创PGL22G开发平台）简介盘古22K开发板是基于紫光同创Logos系列PGL22G芯片设计的一款FPGA开发板，全面实现国产化方案，板载资源丰富，高容量、高带宽，外围接口丰富，不仅适用于高校教学，还可以用于实验项目、项目开发，

小眼睛FPGA·2023-09-07 07:36

DDR phy - calibration

DDR3中的ZQ校准用于输出驱动器和ODT，每个DRAM

+徐火火+·2023-09-07 01:16

DDR3布线规则

DDR3布线规则DDR信号的构成简单分个类阻抗特性走线间距DDR信号的构成以三星DDR3内存颗粒为例:信号名功能描述CK,CK#全局时钟输入，差分信号CKE时钟使能信号CS#芯片使能信号ODT片内电阻端接

不想好好取名字·2023-09-03 22:40

关于DDR协议的一些操作的理解3

1.ODTODT操作的原因：DDR3中的ODT（On-dietermination）-aerguqiuhui-博客园(cnblogs.com)2.DDR中的差分信号3.DDR中的writeleaving

+徐火火+·2023-08-26 23:50

FPGA采集IT6802视频HDMI输出，提供两套工程源码和技术支持

开发板：Kintex7板子；开发环境：vivado2019.1；输入：IT6802解码的HDMI视频流；输出：HDMI；提供两套工程：第一套：IT6802采集后直接环出显示；第二套：IT6802采集后经DDR3

9527华安·2023-08-26 08:58

ZYNQ的PL端口不利用DDR进行图像数据采集传输至其它地方

ZYNQ7020的PL板子上面没有DDR3，不能直接调用MIG的IP核用来缓存OV5640采集到的数据，看能不能换一种方案。

技术小董·2023-08-26 01:54

FPGA使用MIG调用SODIMM内存条接口教程，提供vivado工程源码和技术支持

工程详解5、上板调试验证6、福利：工程代码的获取1、前言FPGA应用中，数据缓存是一大重点，不管是图像处理还是AD采集亦或是PCIE等等，都需要缓存数据以作后续处理，一般的FPGA可以挂载SDRAM、DDR3

9527华安·2023-08-23 12:02

Xilinx DDR3学习总结——1、MIG核设置

提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档XilinxDDR3学习总结——1、MIG核设置前言开发板DDR信息MIG设置前言话说之前从来没有使用过DDR，工作中的项目都是流式处理的，没有一个大存储的需求，应该图像处理中DDR用的会比较多一些，但是一个这么常用的东西不预先学习一下也不像话，在这里，也就记录一下学习的过程。参考其他优秀的博主的文章，现学现会。开发板DDR信息开发板

十年老鸟·2023-08-13 22:22

Xilinx DDR3 —— MIG IP核的原理（APP接口）

DDR3SDRAM（Double-Data-RateThreeSynchronousDynamicRandomAccessMemory）是DDRSDRAM的第三代产品，DDRSDRAM的最大特点是双沿触发，即在时钟的上升沿和下降沿都能进行数据采集和发送，同样的工作时钟，DDRSDRAM的读写速度可以比传统的SDRAM快一倍。以下为MIGIP核结构框图。MIGIP核对外分出了两组接口。左侧是用户接口

XPii·2023-08-13 07:08

Xilinx DDR3学习总结——2、MIG exmaple直接上板

提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档XilinxDDR3学习总结——2、MIGexmaple直接上板查看初始化状态前言修改内容上板前言上一篇，我们生成了一个example，example的测试激励看起来都比较复杂，仿真先不看，实际上，这个example稍加改动就可以直接上板了。这里我们就是查看MIGIP输出的init_calib_complete信号修改内容init_c

十年老鸟·2023-08-13 07:36

DDR3/DDR4理论带宽和实际带宽计算

1.DDR3以1600MHz主频，64bit位宽计算（公式经过简化）DDR3理论带宽=160064=102400Mbit/s=12800MB/s=12.5GB/sDDR3实际带宽=理论带宽效率=12.5GB

天下无敌小霸王·2023-08-12 17:55

DDR3 MIG上板测试记录

DDR3介绍DDR3芯片以镁光(Micron)的MT41J256M16为例：MT41J256M16–32Megx16x8banks：在我看来，一共能存储256M的16位数，一共4G。

火眼金睛实现统一美·2023-08-08 16:50

Spartan6 FPGA DDR3 IP核调试及程序示例

Spartan6FPGA芯片中集成了MCB硬核，它可以支持到DDR3。在ISE中提供了MIGIP核，可以用它来生成DDR3控制器，并通过MIG的GUI图形界面完成相关配置。

yyz1988·2023-08-06 22:20

Micron（美光）内存颗粒的命名规则，7lk17d9PTK,MT29F2G08ABAEA（矿机自带）

三四十买了一个矿机主板，ddr3的芯片和flash的型号认不全，找了一些资料，如下1.DDR3芯片的识别ZYNQ7000系列ddr最多支持1G，这两个拼一起就是500M一半的样子我们随便找一个Micron

伪NChris·2023-08-06 18:53

烧录时初始化DDR报错 [0x10105004]Romcode/初始化DDR/读取初始化结果/命令结果返回错误

如下图，烧录时DDR初始化报错[0x10105004]Romcode/初始化DDR/读取初始化结果/命令结果返回错误串口打印信息如下图通过日志信息我们可以发现DDR类型为DDR4，初始化时却只检测了DDR3

ʚ兔子的先森ɞ·2023-08-06 16:55

KKLHUO·2023-08-05 06:11

xilinix DDR3 IP 使用

快速上手XilinxDDR3IP核----汇总篇（MIG）_孤独的单刀的博客-CSDN博客_ddrxilinx大牛文章，写的很详细

朝阳群众&热心市民·2023-08-03 07:25

AX7A200教程(6): 串口接收图片数据，通过hdmi接口输出显示

本章节主要使用uart接收图片数据，然后通过ddr3缓存，最后通过hdmi接口显示输出，功能框图如下图所示uart接收的图片数据位1024*768*3分辨率大小的数据，一共2359296个字节，输入图片如下图所示图片属性串口接收数据

虚无缥缈vs威武·2023-07-31 10:58

AX7A200教程(7): 基于DDR3的串口发送和接收(64次突发)(二）

本章节主要使用ddr3做为缓存，串口接收的数据通过ddr缓存后通过发送模块发送出去。我们之前的串口发送数据通过ddr缓存是一个突发长度，本篇文章将会传输64个突发长度。

虚无缥缈vs威武·2023-07-31 10:58

AX7A200教程(8): HDMI输入和输出显示1080p视频

文章目录本章节主要将hdmi输入的1080p视频通过ddr3缓存，然后通过hdmi输出口输出到显示屏上显示一，突发读写命令设置读写突发长度为64//parameterdefineparameterWRITE_LENGTH

虚无缥缈vs威武·2023-07-31 10:26

F5—创建DDR3内存条DIMM读写测试程序2023-05-16

本文区别于DDR颗粒的配置，记录几个与颗粒配置不同的地方，具体DDR的原理请查看DDR3的应用总结（一）DDR3的应用总结（二）1.确认板卡FPGA型号为xc7k325tffg900-2，据此创建FPGA

晓晓暮雨潇潇·2023-07-30 06:12

F1--DDR3的应用总结（一）-2021.11.29

DDR3应用总结（一）DDR3应用总结（二）关于DDR3的使用，网上铺天盖地，看似热闹非凡，实则良莠不齐，鱼龙混杂。或遇滥竽充数，寻章摘句之人，不免误入歧途，费时费工。

晓晓暮雨潇潇·2023-07-30 06:42

【Quartus FPGA】EMIF DDR3 读写带宽测试

在DDR3接口的产品设计中，DDR3读/写带宽是设计者必须考虑的指标。

洋洋Young·2023-07-29 20:22

DDR3 终端参考电阻 rzq

DDR3器件上要标配240Ω参考电阻，通过配置MR1[5,1]寄存器产生1/Nx240阻值的Ron电阻，作为DDR的内部串行电阻通过配置MR1[9,6,2]寄存器产生1/Nx240阻值的Rtt,nom电阻

gaoxcv·2023-07-29 19:53

FPGA 上 DDR3 管脚如何分配

不论是哪一款DDR，DQ在组内都是可以互换的，因为数据的具体内容只要读入和读出一致即可1确定占用的bank在pin_planer界面，首先右键打开show_banks，确定好DDR3要占用的banks，

gaoxcv·2023-07-29 19:53

玩转Zynq连载38——[ex57] Zynq AXI HP总线带宽测试

特权同学玩转Zynq连载38——[ex57]ZynqAXIHP总线带宽测试1概述用于PL与DDR3交互的AXIHP总线，它的性能到底如何？吞吐量是否能满足我们的应用？必须4个通道同时使用？

ove学习使我快乐·2023-07-25 00:38

迅为龙芯2K0500全国产开发板

核心板邮票孔连接丰富接口高扩展性系统全开源品质保障行业应用龙芯2K0500处理器迅为iTOP-LS2K0500开发采用龙芯LS2K0500处理器，基于龙芯自主指令系统（LoongArch）架构，片内集成64位LA264处理器核、32位DDR3

北京迅为·2023-07-20 19:31

i.MX6Q应用处理器：MCIMX6Q5EYM12AD/MCIMX6Q5EYM10AE/MCIMX6Q5EYM10ADR 4核、32位，624-LFBGA

每个处理器提供32位DDR3/DDR3L/LPDDR2内存接口和许多其他接口，用于连接

Summer-明佳达电子·2023-07-20 13:37

ZYNQ7035 PS读写PL端DDR3

ZYNQ7035PS读写PL端DDR3硬件平台小熊猫嵌入式电子：ZYNQ7035_R5MIGIP核配置PL端DDR管脚分配NET"ddr3_addr[0]"LOC="A8"|IOSTANDARD=SSTL15

代码匠·2023-07-16 07:09

DDR3 控制器 MIG IP 详解完整版（AXI4&VIVADO&Verilog）

文章目录前言一、DDR控制器IP创建流程1、搜索查找DDR控制器IP。2、MIGIP的配置。二、DDR控制器AXI接口协议简介1.IP例化模板2.IP例化接口（1）写地址通道信号（2）写数据通道信号（3）写响应通道信号（4）读地址通道信号（5）读数据通道信号三.DDR控制器ExampleDesign生成四.DDR控制器ExampleDesign仿真五.DDR控制器ExampleDesign上板测试

C.V-Pupil·2023-07-15 11:38

基于 DDR3 的native接口串口传图帧缓存系统设计实现（整体设计）

native_tft仿真模块五、fifo_ddr3_native_fifo模块六、fifo_ddr3_native_fifo仿真模块七、传图展示前言结合串口接收模块和tft显示屏控制模块，设计一个基于DDR3

C.V-Pupil·2023-07-15 11:08

基于 FPGA 的彩色图像灰度化的设计实现（image_stitche_x）

提示：以下是本篇文章正文内容，下面案例可供参考一、图像合并模块的设计要实现图像以左右形式合并，首先要分析下“基于DDR3的串口传图帧缓存系统”是如何实现在TFT上显示一张图片的过程。这个

C.V-Pupil·2023-07-15 11:07

vivado仿真ddr3 ip核

文章目录一、创建配置ddr3ip核二、配置仿真文件1.创建完成ddr3ip核后，添加仿真模型及testbench文件2.添加头文件（ddr3_model_parameters.vh）及仿真模块文件（ddr3_model.sv）3.仿真结果一、创建配置ddr3ip核ddr3ip核生成及配置二、配置仿真文件1.创建完成ddr3ip核后，添加仿真模型及testbench文件初始是的仿真环境2.添加头文件

S管乐·2023-07-15 11:07

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