DUT

学习笔记二：用NextDate来看看Maven在干啥

学习笔记二：用NextDate来看看Maven在干啥NextDate类和测试用例构建测试改进报告覆盖率笔记NextDate类和测试用例构建不多说，直接上代码NextDate.javapackagecom.DUT.LearnDemo
程序猿养成·2020-07-29 11:01

数据库的修改练习

这次的5道题涉及的均为对数据库的修改，所用的表依然是之前的那张表，链接为http://blog.csdn.net/cygeek_dut/article/details/13090743。
Badtz_dut·2020-07-28 13:22

深度学习小白入门教程（一）：以英雄联盟为例，爬取你感兴趣图片，构建你自己的数据集

爬取英雄联盟英雄图片建立数据集本教程来自DUT515斑鸠实验室小白在练习的时候，在教程里都会有各种现成的经典的数据集作为例子当你，比如鸢尾花啊：手写数字啊：而当你学会了这些内容，想要跃跃欲试的时候，你想要爬取一些图片作为自己的数据集的时候又苦于自己没学过爬虫吧
CN_Thirteen·2020-07-27 14:45

python实现ssh远程连接，以及文件的传送

一、使用工具win7，pycharm，python2.7.14,pip19.2.3二、测试过程将DUT（待测物）接入网络中，然后远程操作DUT，使用SSH远程登录到主机，然后执行相应的command即可
Richardli8904·2020-07-15 18:49

原创：使用bat+do+Tcl脚本自动执行Modelsim前仿真

需要几个文件：1.源文件（设计文件，designundertest/DUT）2.testbench文件(激励文件，产生一系列激励用于测试源文件)3.*.do文件（用于执行仿真过程、指定生成报告的存放路径等
weixin_30632883·2020-07-15 03:39

DW_apb_i2c

一、DUT接口DUT接口二、内部模块I2C设计模块图AMBABusInterfaceUnit：APBslave接口RegisterFile：内有大量寄存器SlaveStateMachine：实现slave
简柏舟·2020-07-15 01:48

设置Intel 82579LM 抓Vlan tag报文

1.设置：在DUT上设置dynamicvlan（802.1x），VID1；2.连接topo：3.网卡配置：1）安装驱动使Intel82579LM具有vlan属性（可以发送vlantag报文），2）修改注册表在
竹芽·2020-07-11 12:49

UVM实战 学习笔记 第一章 与UVM的第一次接触

how使用C/C++建立算法模型（参考模型）设计语言Verilog（主流）版本1995版2001版ps可验证(initial,task,function)，但受限VHDL验证内容特性列表->RTL的正确性DUT
沈醉不知·2020-07-10 14:06

【SystemVerilog】define的一种用法

moduletop;`defineA_SRAM_RW(dst_cc_num,src_cc_num)\if(strm_sel[``dst_cc_num``]==1'b1)begin\forcetop.my_dut.strm_in
lbt_dvshare·2020-07-09 18:33

Android BT之A2DP Suspend分析

适用场景Android手机连接蓝牙耳机播放音频，另外一台手机给DUT打电话，电话进来后，音频暂停，播放电话语音。对方挂断后，蓝牙耳机继续播放音频。
小时不识月z·2020-07-07 20:55

【数字IC前端】System Verilog常见问题

5、使用SystemVerilog避免Testbench与DUT之间竞争冒险的方法有哪些？6、SystemVerilog中有哪些覆盖
礼茶的贤·2020-07-05 18:08

数字集成电路设计-18-UVM

因为在实际的IC验证时，对某个复杂DUT的验证时，一般都会拆分成那几个模块。要对DUT测试，肯定需要先产生测试用例，就是UVM中的sequencer和sequence概念。产生
Rill·2020-07-05 10:06

中科蓝汛-------DUT模式详解

step1:在config.h中，定义宏#defineDUT_MODE0X7D7step2:六击功能实现typedefstruct{u8counter;u8strikes;u16val;}key_six_t;key_six_tkey_six_cb;AT(.com_text.bsp.key)u16key_six_press_process(u16key_val){key_six_t*s=&key_s
秋风扫不尽落叶·2020-07-04 22:17

IC验证培训——SV Interface 入门指导

接口广泛的应用在静态的被测设计（DUT）和动态的测试平台之间。本文介绍了在典型的片上系统（SOC）中不同的测试平台连接到DUT的方法。
liubin1222·2020-07-04 22:24

FPGA入门（1）——modelsim与quartus ii l联合

第一步：输入DUT。并对quartus进行设定。II进行仿真。如图：第二步：processing->start->starttestbenc
limanjihe·2020-07-04 21:08

FPGA开发经验谈

善用网络资源，不断总结自我SDC时序的约束越是直接的建模是学习和努力的方向，注意建模的思路，用自己的结构和方法来建立别人的思路建立用法的模板以及笔记把Verilog当做一个理想的工具为好掌握DUT，掌握
mr_ma_·2020-07-04 07:48

测试前不校准，真实结果知多少？

矢网(VNA)看家本领是测S参数，那我们就先来看看对于同一个DUT，做完校准测出来S参数结果是什么样的？而如果不做校准，测出来的S参数又
edadoc2013·2020-07-01 23:26

QMediaPlayer实现视频播放器功能

download.csdn.net/download/birenxiaofeigg/12131852二、代码一览：三，部分代码显示//设置总时长voidmMediaPlayer::onDurationChanged(qint64dut
卧_听风雨·2020-07-01 18:21

第四章：连接设计和测试平台

要完成这个设计，首先第一步就是如何将DUT（DesignUnderTest）连接到测试平台。这一章的内容就来解决一下这个问题。
许晴125·2020-06-29 23:50

UVM实战的例子在linux+vcs中编译

首先top_tb.sv中，将`timescale1ns/1ps注释掉，添加`include"dut.sv"，代码如下//`timescale1ns/1ps//注释掉`include"uvm_macros.svh"importuvm_pkg
wuzhouqingcy·2020-06-29 21:56

我的同学聚会－－性格决定命运[转载]

发信人:cl(有梦有朋友),信区:DUT标题:我的同学聚会－－性格决定命运[转载]发信站:BBS碧海青天站(MonOct3116:52:282005),转信『天涯杂谈』我的同学聚会－－性格决定命运作者：
weixin_33868027·2020-06-28 07:43

SystemVerilog搭建APB_I2C IP 层次化验证平台

之前写过一篇关于搭建FIFO验证平台的博文，利用SV的OOP特性对FIFO进行初步验证，但有很多不足之处，比如结构不够规范、验证组件类不独立于DUT等问题。
m0_37595954·2020-06-24 11:43

Android 倒计时控件 CountDownView的实例代码详解

代码见https://github.com/hanjx-dut/CountDownView使用allprojects{repositories{...maven{url'https://jitpack.io
·2020-06-22 08:43

路由器新建并发原理分析

新建是一个不断删除重新建立的过程，每秒都保持着同样的速度新建删除，而测试每条新建DUT都只需要转发6个数据包具体过程如下：首先TCP建立阶段，DUT需要转发3个TCP握手数据包；握手成功之后客户端会发送一个
时光知味·2020-06-22 01:06

Verdi使用简介

DUT_CMP_OPTIONS_WAVE+=-P${VERDI_HOME}/share/PLI/vcs/LINUX64/fsdb_vcs.tab${VERDI_HOME}/share/PLI/vcs/LINUX64
500强低级工程师·2020-03-14 03:15

system verilog（六）随机化

（CRT由两部分组成：使用随机的数据流为DUT产生输入的测试代码
人无再少年97·2020-02-10 21:30

SystemVerilog搭建APB_I2C IP 层次化验证平台

之前写过一篇关于搭建FIFO验证平台的博文，利用SV的OOP特性对FIFO进行初步验证，但有很多不足之处，比如结构不够规范、验证组件类不独立于DUT等问题。
没落骑士·2020-02-07 22:00

UVM实战[二]

主要参考资料为http://bbs.eetop.cn/thread-320165-1-1.htmlhttp://rockeric.com/环境构成进行仿真验证的基本流程是例化DUT产生并发送激励检测响应检查响应是否正确在验证环境中
空白MAX·2020-02-06 13:00

無標題文章

============DV(designverification)istheprocesstoverifythetest.usuallyatestenvismadeupbya`bench`anda`DUT
3ec0027e3bbb·2020-01-07 05:51

2018-06-07 RF test 1 ：TX Power test

Testitem：1.Outputpower：屏蔽网房-同轴线-频谱仪Theradiocircuitry,generallyreferredtoastheDeviceUnderTest(DUT)andthespectrumanalyzerareconnectedwithacoaxialorCOAXcable.Thespectrumanalyzermustcoverthefrequencyrange
Berry_Huang·2019-12-28 02:02

一个简单的UVM验证平台

验证最基本的目的在于测试DUT的正确性，其最常使用的方法就是给DUT施加不同的输入(激励)，所以一个验证平台最重要的的功能在于产生各种各样不同的激励，并且观测DUT的输出结果，把此结果与期望值比较一下，
bleauchat·2019-08-16 20:36

NCBI Genbank核苷酸序列数据库检索基因序列解读

核酸数据库Genbank数据库=Nucleotide数据库（一）基因序列注释内容解析以dut基因编码的大肠杆菌酶dutpase为例；在Nucleotide数据库searchX01714或者dutpase
HerinaYang·2019-03-09 11:43

如何用Roast做锅烤肉（Pot Roast）

PotRoast就是将牛肉放在铸铁炖锅(Dut
irisnursing·2018-11-07 09:53

Ubuntu18.04配置tensorflow1.10.0

研究生的三年即将过半，虽然刚开始来到DUT心有不甘，也曾自甘沉沦，但是我毕竟是我，没有能阻挡我的前进只有自己的心魔。
孤岛violet·2018-10-04 21:35

systemC的仿真平台书写

测试平台的功能一般为：（1）产生激励信号驱动dut（designundertest）（2）记录信号的输出，并与期望值进行比较main.cpp文件的格式：include headfilesint sc_main
Alex_rz·2018-07-07 09:50

数据结构关键路径

求关键路径1.首先求关键节点求关键节点的方法，若求关键节点，则须知该节点最早发生的时间V(i)e和最晚发生的时间V(i)l最早发生时间V(i)e=max{V(j)e+dut(j,i)}其中dut(j,i
取次花丛懒回顾_半缘修道半缘君·2018-03-28 10:33

负载产品性能测试——并发测试

选择端口6）联合配置3，服务器端配置1）http服务器策略2）http传输数据配置3）服务器端网段配置4）选择端口5）配置联合策略4，打一个test测试，如果出现失败，请检查网络是否互通、测试仪配置、DUT
丁同学1990·2016-07-10 17:44

一些uvm的学习体会

完成的，验证工作通过的流程基本如下：1.根据描述学习验证代码实现功能2.制定Testing计划，根据功能要求提出关键性的feature，每条case针对一种或几种feature（相当于定向测试）3.针对DUT
Tech盐·2016-02-18 19:00

Verilog杂谈

1.Testbech总是用reg去驱动DUT的input端口，因为需要在仿真期间设置和保持输入端的值（例如在initial中设置初值，在always中设置激励值）；2.避免对局部reg在定义时赋值，尽管这在计算机语言中很常见
告别年代·2016-01-19 23:00

我的第一份vPlan衍变路线

对于其中的Verification requirements (Features to be tested)这一章怎么写，脑子里没有一个清晰的概念，只是朦胧地认为“这一章列出了所需要验证的功能，应该把DUT
·2015-11-08 15:04

思想误区解答：请专注于DUT的功能（全部为菜鸟个人总结不保证正确）

feature listing中的误区，关于FW model的思索: 我们的验证对象是DUT的功能，而现实中的FW只是使用了DUT的功能中在某一情形（真实应用场景）下的部分。
·2015-11-08 15:04

Kelvin Test

电阻通常的测量方法是使用万用表的欧姆档,在DUT两端加已知电流,测量其压降,由R=V/I计算得到其阻值。 但是，这样测得的结果是真实的DUT的电阻值吗？答案是否定的，如下图所示。
·2015-11-07 11:52

【原创】Verilog TestBench Coding Style【Verilog】

1）常用的编码结构 `timescale 1 ns / 1 ps       // 时间精度和刻度 module 模块名称； DUT
·2015-11-02 10:23

DUT 周赛 2497 A simple problem 并查集

http://acm.sdut.edu.cn/sdutoj/problem.php?action=showproblem&problemid=2497 题意： 给你一个图，检查该图中的每一个环是否都包含了s点，若每一个环都包含的s点输出YES，否则输出NO 思路：比赛的时候自己用并查集处理的，可是没有想到关键的处理点。。。。。 正确思路：如果存在包括s的环的话，那么肯定是从s出发又
·2015-10-31 11:49

DUT 胡老师的跨国逃亡

点击浏览题目大意： /Files/g0feng/胡老师的跨国逃亡.doc 关于这道题，是我在学习图论时一本参考书上看到的题目，觉得有趣，就写了写。 大概思路：第一次我思考时，首先是找到A国中的边界点，然后找出1到边界点距离的最小值，然后通过通过spfa枚举边界点的去找离2的最小值，但这样应该会超时。于是我将地图预处理了一下，首先找到1离A中所有的点的最短路，然后去找2离B中所有的点的最短路。
·2015-10-31 10:33

【原创】关于glbl.v如何仿真【Verilog】

Introduction 1.关于glbl.v     在FPGA设计中，glbl.v常用来定义全局复位/置位、全局三态信号和DUT的连接，并且用来为设计提供有效地复位信号
·2015-10-31 10:19

处女项目后关于IC验证经验的总结

当验证过程发现DUT的响应与testbench预计的不符时，需要根据spec判断是DUT出现错误还是testbench出现错误。
·2015-10-31 10:01

poj2498

65536K Total Submissions: 5507 Accepted: 2839 Description Background  At DUT
·2015-10-31 09:59

Android测试之Keycode

因而输入的时候只得运用（dut.onclick(int a, int y)）坐标点击的方法来输入用户名和密码。 既无法具有屏幕的适应性，也使得输入代码繁杂，容易出错。
·2015-10-31 08:06

随便写点

老板回来了，当前的任务是给DUT7000做一个协处理器，老板问我，本周能做完不？
·2015-10-21 13:37
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