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数字IC面试总结，看看你掌握几个？

IC的岗位一般有设计、验证、后端、封装、测试、FPGA等等。但是具体到每个人身上，就要在开始的时候确定下你要找的职位，可以有两个或三个，但是要分出主次，主次不分会让你纠结整个找

IC修真院·2023-10-31 19:37

【NI-DAQmx入门】利用NI MAX进行数据采集入门

1.在NIMAX中创建模拟的NI-DAQmx设备很多时候我们没有硬件，但是我们又想验证程序的功能或者查看设备的信息，这时候就需要用到NIMAX提供的创建模拟设备的功能，基本不带FPGA的设备都可以在NIMAX

東方神山·2023-10-31 17:09

PyCharm激活码，Material Theme：点亮编程

面试反问环节该怎么应对蔚来2024届校园招聘Q&A诺瓦星云FPGA二面快手前端一面Momenta公司避雷图形引擎实战：轻功寻路机器学习面试题再次优化完成27.跨越速运面试2023.7.27百度java提前批一面题目以及答案蔚来

han_xue_feng·2023-10-31 14:05

Zynq UltraScale+ XCZU5EV 纯VHDL解码 IMX214 MIPI 视频，2路视频拼接输出，提供vivado工程源码和技术支持

详细设计方案设计原理框图IMX214摄像头及其配置D-PHY模块CSI-2-RX模块Bayer转RGB模块伽马矫正模块VDMA图像缓存VideoScaler图像缓存DP输出5、vivado工程详解PL端FPGA

9527华安·2023-10-31 13:21

FPGA进阶学习总结（一）

芯片设计产业链1、晶圆厂foundry专门从事半导体晶圆制造生产，接受其他无晶圆厂设计公司委托，制造芯片，是整个微电子行业的基础。如TSMC（台积电）、globalfoundry、UMC、中芯等。2、无晶圆设计公司fablessFabricationless的组合是指没有制造业务，只专注于芯片设计的公司，如博通、高通、英伟达、AMD、华为海思、紫光等。3、EDA软件公司自动化软件生产厂商，为集成电

Y花儿·2023-10-31 09:39

Qsys设计教程

1.1SOPC及其技术现今，可将SOPC视为是基于FPGA解决方案的SOC。与ASIC的SOC解

Azad_Walden·2023-10-31 09:08

国产安路FPGA（二）－TD软件仿真（Modelsim）

使用ModelSim进行国产FPGA的功能型仿真一、设计概述本次仅进行FPGA部分的功能仿真，ModelSim的版本为ModelSimSE-6410.5工程描述：有符号数据的乘法运算，使用TD原语操作，

爆裂玩偶·2023-10-31 09:38

FPGA基础知识极简教程（6）UART通信与移位寄存器的应用

Reborn_Lee·2023-10-31 08:59

AUTOSAR汽车电子嵌入式编程精讲300篇-基于CAN总线的温度场测量装置的研究与设计（续）

目录3.2采集电路设计3.3CAN接口电路设计3.4RS422接口电路设计3.5FPGA选型分析3.6其它电路设计</

格图素书·2023-10-31 06:44

个人面经——实习

个人面经——实习面经平头哥一面海思机试一面二面本人专业电子与通信工程，因为项目原因，和FPGA靠的很近。由于团队不怎么放实习，本人也只是抱着积攒面试经验和事先咨询一些学习内容的心态面试。

锌录·2023-10-31 05:33

FPGA coaxpress 2.0 ip

CoaXPress是一种高速串行接口技术，可以实现高带宽、长距离传输和多通道传输。CoaXPress图像采集卡通常具有多个CoaXPress接口，可以同时连接多个相机，实现多通道的图像采集。它们通常具有高速数据传输能力，可以实时采集和传输高分辨率、高帧率的图像数据。CoaXPress图像采集卡通常与图像处理软件配合使用，用于实时显示、存储和处理采集到的图像数据.CXP是一个非对称的高速点对点串行传

FPGA_Linuxer·2023-10-31 03:05

rfsoc FPGA 49DR 16收16发模块

前面简单介绍过RFSOC板卡https://blog.csdn.net/jingjiankai5228/article/details/114734631整体来说RFSOC降低了传统ADDA软硬件开发难度，但是同样存在整数点FS/N谐波大的问题交织采样是通过多个AD拼接完成的，所以校准比较关键，和以前常用ADE2V芯片一样，校准主要是完成DC直流校准GAIN及OFFSET参数的校准校准完可以看到整

FPGA_Linuxer·2023-10-31 03:01

FPGA 学习需要哪些东西？

姓名：朱嘉仪学号：16020199053转载自https://www.zhihu.com/question/27183855/answer/41348747有删减【嵌牛导读】学习FPGA，在不同层次的人明显有不同的答案

亓霂_宣萧·2023-10-31 03:00

Verilog位宽操作技巧----拼接与截位

在FPGA开发中，经常可能会涉及到位宽截取；比如一个信号定义一个信号A[15:0]，在实际使用的时候有时候只需要截取高8位，那么就是A[15:8]，或者截取低8位A[7:0]。

桃子FPGA·2023-10-31 00:20

（49）Verilog实现数据位宽转换【8位-64位】

（49）Verilog实现数据位宽转换【8位-64位】1.1目录1）目录2）FPGA简介3）VerilogHDL简介4）Verilog实现数据位宽转换【8位-64位】5）结语1.2FPGA简介FPGA（

宁静致远dream·2023-10-31 00:19

FPGA时序分析工具（TimeQuest）

提出问题（点灯程序）观看以下程序：moduleled(inputclk,//系统时钟，50MHZinputrst_n,//系统复位，低电平有效outputregled);reg[24:0]cnt;//定义一个计数器always@(posedgeclkornegedgerst_n)beginif(rst_n==1'b0)begincntTimeQuestTimingAnalyzer可以打开，也可以直

电路_fpga·2023-10-30 23:36

时序约束实战（vivado中时序分析软件的使用）

FPGA时序分析_居安士的博客-CSDN博客_fpga时序分析FPGA时序约束_居安士的博客-CSDN博客之前的两篇总结了一些时序分析和约束的概念，如何根据这些概念，在vivado里进行时序约束，下面对步骤进行总结

朴实妲己·2023-10-30 23:06

fpga电平约束有什么作用_FPGA开发全攻略——时序约束

欢迎FPGA工程师加入官方微信技术群点击蓝字关注我们FPGA之家-中国最好的FPGA纯工程师社群一般来讲，添加约束的原则为先附加全局约束，再补充局部约束，而且局部约束比较宽松。

weixin_39689687·2023-10-30 23:35

FPGA设计的心脏——时钟电路

FPGA设计的心脏——时钟电路用心脏来比喻硬件设计中的时钟，再合适不过了。心脏跳动的节拍，频率，就好比时钟的频率大小，上升和下降；时钟虽起伏有别，却周而复始。

ShareWow丶·2023-10-30 23:33

FPGA静态时序分析模型——寄存器到寄存器

1.适用范围本文档理论适用于ActelFPGA并且采用Libero软件进行静态时序分析（寄存器到寄存器）。

YarayQin·2023-10-30 23:01

FPGA开发全攻略——时序约束

原文链接：FPGA开发全攻略连载之十二：FPGA实战开发技巧（5）FPGA开发全攻略连载之十二：FPGA实战开发技巧（6）（原文缺失，转自：FPGA开发全攻略—工程师创新设计宝典）5.3.3和FPGA接口相关的设置以及时序分析

Tiger-Li·2023-10-30 23:59

XDC约束技巧——CDC篇

我们知道XDC与UCF的根本区别之一就是对跨时钟域路径（CDC）的缺省认识不同，那么碰到FPGA设计中常见的CDC路径，到底应该怎么约束，在设计上又要注意些什么才能保证时序报告的准确性？CDC的定

Hyunnnnn·2023-10-30 23:28

【FPGA设计中的时钟约束生成】——代码实现与分析

【FPGA设计中的时钟约束生成】——代码实现与分析在FPGA设计中，时钟是一个非常重要的因素，其质量和稳定性能直接影响整个系统的性能。因此，在设计中，需要生成各种时钟约束以确保时钟满足系统时序要求。

code_welike·2023-10-30 23:28

vivado xdc约束基础知识16：vivado时序约束设置向导中参数配置二（FPGA静态时序分析模型——寄存器到寄存器）

1.适用范围本文档理论适用于ActelFPGA并且采用Libero软件进行静态时序分析（寄存器到寄存器

Times_poem·2023-10-30 23:27

FPGA时序分析与约束（9）——主时钟约束

关于时序路径的详细内容，请阅读:FPGA时序分析与约束（5）——时序路径https://blog.csdn.net/apple_53311083/article/de

apple_ttt·2023-10-30 23:54

从开关式降压DC/DC拓扑产生高输出电流时的低输出电压

在负载点(POL)芯片的DSP处理器，和FPGAs一样，对这些系统的主板其他ASIC设计，低直流母线电压必须进一步减少到2.5伏或更低的能力，提供高负载电流。

刷脸时代·2023-10-30 20:03

FPGA数字信号处理基础----AD936x接口

前言 AD9361是一个集成度很高的通信芯片，使用这个芯片能够方便快速地完成通信相关的设计。下图是ad936x的整体的结构框图，整体上看，可以将ad9363分为数字端接口和模拟端接口，还有内部的本振和滤波器。在数字接口部分，有用于数据收发的接口，P0和P1。这两个接口可以根据需要设置为不同的模式，分别为cmos接口和lvds接口。此外在数字接口还有用于控制ad9363的信号，例如spi接

black_pigeon·2023-10-30 19:53

FMC144 -八路14位250MSPS AD FMC-HPC模拟数字转换器板

FMC144-八路14位250MSPSADFMC-HPC模拟数字转换器板一、板卡简介1.1概述FMC144是一款具有8通道模数转换器（ADC）的FPGA夹层卡，具有14bit分辨率，大采样速率达250Msps

hexiaoyan827·2023-10-30 19:53

一周掌握 FPGA VHDL Day 3

三、VHDL语句3.1并行语句在结构体中的执行是同时进行，执行顺序与书写顺序无关。并行信号赋值语句a.简单赋值语句目标信号名outputoutputoutputoutput]连接端口名,…)；解析：名字关联方式：portmap语句中位置可以任意；位置关联方式：端口名和关联连接符号可省去，连接端口名的排列方式与所需例化的元件端口定义中的端口名相对应。当前系统与准备接入的元件对应端口相连的通信端口。元

ONEFPGA·2023-10-30 15:08

[FPGA]VHDL语言初学笔记和小Tips

前言：本人使用Xilinx的FPGA，使用的语言是VHDL。在这将自己学习查的，自己遇到的关于VHDL问题都总结在这，都是很基础的东西，会不时的更新。

GG_band·2023-10-30 15:37

【VPX630】青翼基于KU115 FPGA+C6678 DSP的6U VPX通用超宽带实时信号处理平台

板卡概述VPX630是一款基于6UVPX总线架构的高速信号处理平台，该平台采用一片Xilinx的KintexUltraScale系列FPGA（XCKU115）作为主处理器，完成复杂的数据采集、回放以及实时信号处理算法

北京青翼科技·2023-10-30 13:08

ZYNQ连载01-ZYNQ介绍

ZYNQ连载01-ZYNQ介绍1.ZYNQ参考文档：《ug585-zynq-7000-trm.pdf》ZYNQ分为PS和PL两大部分，PS即ARM，PL即FPGA，PL作为PS的外设。

lljwork2021·2023-10-30 08:28

verilog 浮点数转定点数_FPGA浮点数定点数的处理

http://blog.chinaaet.com/justlxy/p/5100053166大佬博客，讲的非常有条理的1,基础知识(1)定点数的基础认知：首先例如一个16位的数表示的定点数的范围是：(MAX：16‘d32767MIN：-32767#2^15-1#’)最高位符号位，三位整数位，其余的12位是小数位的话，那么它的精度有小数部分决定：1/4096=0.0244140625可表示数的范围为：

懒得思考的聪明人·2023-10-30 01:27

学习日记——FPGA入门基础

一、FPGA基础概念1、FPGA是什么FPGA就是“可反复编程的逻辑器件”。FPGA（FieldProgrammableGateArray）是在PAL、GAL等可编程器件的基础上进一步发展的产物。

热爱生活的fuyao·2023-10-29 22:31

【MATLAB教程案例24】基于matlab的有参图像质量评价仿真与分析,包括MSE,PSNR,NK,AD,SC,MD,NAE

FPGA教程目录MATLAB教程目录目录1.软件版本2.图像质量评价概述3.图像质量评价matlab实现3.1MSE

fpga和matlab·2023-10-29 22:34

ZYNQ FreeRTOS系统使用和固化

相对于复杂的Linux，FreeRTOS等实时操作系统给我们带来更灵活更方便的开发，更直接的和底层FPGA进行交互。

寒听雪落·2023-10-29 21:38

zynq-fpga

vitis新建项目时报错failedtocreateplateformforapplicationproject报错报错原因报错anexceptionoccurredwhiletryingtoadddomain.failedtogeneratethebspsourcesfordomain.hsi55-1433报错原因文件名过长。将路径中较长的文件名修改短一点即可。并不是xsa文件有问题，因为viv

街角~云蝎·2023-10-29 20:06

初探linux子系统集之led子系统(一)【转】

本文转载自:http://blog.csdn.net/eastmoon502136/article/details/37569789就像学编程第一个范例helloworld一样，学嵌入式，单片机、fpga

嵌入式小庄老师·2023-10-29 20:32

【Linux内核】led子系统（1）

就像学编程第一个范例helloworld一样，学嵌入式，单片机、fpga之类的第一个范例就是点亮一盏灯。

AG_·2023-10-29 20:55

PCI9054入门1：硬件引脚定义、时序、FPGA端驱动源码

文章目录1：PCI9054的FPGA侧（local侧引脚定义）2：PCI9054的C模式下的读写时序3：FPGA代码部分具体代码：1：PCI9054的FPGA侧（local侧引脚定义）而PCI9054的本地总线端的主要管脚信号定义如下表所示

可爱的水酱·2023-10-29 19:22

Mac(m1/m2)安装stable-diffusion-webui教程

目录前言内容介绍软硬件需求安装步骤第一步：安装homebrew第二步：安装pytorch第三步：安装stablediffusionwebui第四步：下载ai绘图基础模型第五步：运行常见问题问题1：系统运行容易卡在gfpgan

AI王师傅·2023-10-29 18:02

瑞芯微RK3399/RK3568+FPGA硬件加速设计方案

瑞芯微RK3399/RK3568+FPGA硬件加速设计方案。RK3399通过MIPI接口/PCIE实现与FPGA的对接。信迈科技拥有成熟的方案。

深圳信迈科技DSP+ARM+FPGA·2023-10-29 17:44

FPGA系列5——时序分析（时序模型）

上一篇文章讲了4中典型时序路径，都是可以基于一种时序模型进行时序的分析，进行书序的约束。典型的时序模型如下图所示，一个完整的时序路径包括源时钟路径、数据路径和目的时钟路径，也可以表示为触发器+组合逻辑+触发器的模型。该时序模型的要求为：Tclk≥Tco+Tlogic+Trouting+Tsetup–Tskew其中，Tco为发端寄存器时钟到输出时间；Tlogic为组合逻辑延迟；Trouting为两级

通信牛肉干·2023-10-29 16:26

FPGA时序分析与约束（8）——时序引擎

一、概述要想进行时序分析和约束，我们需要理解时序引擎究竟是如何进行时序分析的，包括时序引擎如何进行建立分析（setup），保持分析(hold)，恢复时间分析(recovery)和移除时间分析(removal)。二、时序引擎进行建立时间分析1、确定建立时间要求（建立时间的捕获沿-建立时间的发起沿）发起沿（launchedge,源时钟产生数据的有效时钟沿），捕获沿（captureedge,目的时钟捕获

apple_ttt·2023-10-29 16:25

【【萌新的FPGA学习之同步FIFO的代码与tb】】

萌新的FPGA学习之同步FIFO的代码与tb对于FIFO的介绍在上一节在这里主要介绍要用如何的判断方法使得FIFO确定空满空满信号产生为产生FIFO空满标志，引入cnt计数器，cnt计数器用于指示FIFO

ZxsLoves·2023-10-29 10:56

好的FPGA编码风格（2）--多参考设计软件的语言模板（Language Templates）

什么是语言模板？不论是Xilinx的Vivado，还是Altera的QuartusII，都为开发者提供了一系列Verilog、SystemVerilog、VHDL、TCL、原语、XDC约束等相关的语言模板（LanguageTemplates）。在Vivado软件中，按顺序点击Tools----LanguageTemplates，即可打开设计模板界面。在QuartusII软件中，需要设计文件（.v文

孤独的单刀·2023-10-29 10:12

`include指令【FPGA】

案例：在Verilog中，`include指令可以将一个文件的内容插入到当前文件中。这个指令通常用于将一些常用的代码片段或者模块定义放在单独的文件中，然后在需要使用的地方通过`include指令将其插入到当前文件中。这样可以提高代码的复用性和可维护性。下面是一个`include的使用案例：假设我们有一个名为"adder.v"的文件，其中定义了一个4位加法器模块"adder4"。我们可以将这个模块定

cfqq1989·2023-10-29 09:47

DeOldify 接口化改造集成 Flask

类似的图片修复项目GFPGAN的改造见我另一篇文https://blog.csdn.net/weixin_43074462/article/details/132497146DeOldify是一款开源软件

控场的朴哥·2023-10-29 08:22

vivado 第一个sdk工程

1.新建工程第一个工程是否添加文件，如果有就添加，没有就next约束文件，引脚约束，也可以图形化配置引脚模式芯片选型空工程报告和界面比起单纯的fpga开发，需要单独创建一个blockdesigner。

shabby爱学习·2023-10-29 04:52

基于FPGA的图像PSNR质量评估计算实现,包含testbench和MATLAB辅助验证程序

目录1.算法运行效果图预览2.算法运行软件版本3.部分核心程序4.算法理论概述5.算法完整程序工程1.算法运行效果图预览设置较大的干扰，PSNR=15。设置较小的干扰，PSNR=25。2.算法运行软件版本matlab2022avivado2019.23.部分核心程序`timescale1ns/1ps////Company://Engineer:////CreateDate:2022/07/2801

简简单单做算法·2023-10-29 02:48

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