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Linux
FPGA;Verilog
【INTEL（ALTERA）】 quartus使用Agilex7 R-Tile Compute Express Link PCI Express 驱动程序程序加载和 CSR 访问失败
说明由于英特尔®Quartus®Prime专业版软件23.3及更早版本存在问题，IntelAgilex®7R-TileComputeExpressLink*（CXL*）1.1/2.0
FPGA
IP中设备ID
神仙约架
·
2023-12-25 08:03
INTEL（ALTERA）
FPGA
fpga开发
intel
altera
quartus
【
FPGA
】分享一些
FPGA
协同MATLAB开发的书籍
在做
FPGA
工程师的这些年，买过好多书，也看过好多书，分享一下。后续会慢慢的补充书评。
神仙约架
·
2023-12-25 08:00
学习
FPGA
fpga开发
matlab
开发语言
基于
FPGA
的图像Robert变换实现,包括tb测试文件和MATLAB辅助验证
目录1.算法运行效果图预览2.算法运行软件版本3.部分核心程序4.算法理论概述5.算法完整程序工程1.算法运行效果图预览
fpga
的结果导入到matlab显示：2.算法运行软件版本vivado2019.2matlab2022a3
简简单单做算法
·
2023-12-25 07:30
Verilog算法开发
#
图像算法
fpga开发
matlab
开发语言
Robert变换
【数字IC设计】
Verilog
计算x/255的商和余数
问题描述已知x是16位无符号整数，求x除以255的余数和商。尽量降低实现方式的硬件开销（包括面积和时序）思路由于除数255是一个常数，因此，直观上给人的感觉就是应该有相应的优化方法，即相对于除数可变的实现方式，在面积、时序方面应该有所改善。对于该问题，本文给出了如下所示的解决方式：记hi=x[15:8]lo=x[7:0]则有：x=hi*256+lo对上式稍做变换，有x=255*hi+(hi+lo)
FPGA硅农
·
2023-12-25 01:52
数字IC进阶
数字IC
数字IC设计
手把手教你移植蜂鸟E203 hbridv2【集创芯来RISC-V杯】
我是雪天鱼，一名
FPGA
爱好者，研究方向是
FPGA
架构探索和数字IC设计。CSDN个人博客链接：https://blog.csdn.net/qq_44447544?
雪天鱼
·
2023-12-25 01:52
vivado 输出延迟
当考虑应用板时，此延迟表示以下各项之间的相位差：1.数据从
FPGA
的输出封装引脚通过板传播到另一个设备，以及2.相对基准板时钟。
cckkppll
·
2023-12-24 23:44
fpga开发
vivado I/O延迟约束
因为AMDVivado™集成设计环境（IDE）只能在
FPGA
的边界内识别时序，必须使用以下方法用于指定存在于这些边界之外的延迟值的命令：•set_input_delay•set_output_delay
cckkppll
·
2023-12-24 23:14
fpga开发
龙芯杯个人赛串口——做一个 UART串口——RS-232
2.波特率时钟生成器Parameterized
FPGA
baudgenerator3.RS-232transmitter数据序列化完整代码：4.RS-232receiverOversa
码尔泰
·
2023-12-24 21:38
fpga开发
LabVIEW与PID在温度测控系统中的应用
系统的核心在于LabVIEW的
FPGA
模块，该模块允许开发者无需深入底层硬件描述语言（如VHDL或
Verilog
）即可配置
FPGA
，极大简化了硬件集成过程。在软件设计方面，LabV
LabVIEW开发
·
2023-12-24 20:28
LabVIEW开发案例
fpga开发
labview
LabVIEW开发
LabVIEW
LabVIEW编程
one wire（单总线）
FPGA
代码篇
一.引言单总线（OneWire）是一种串行通信协议，它允许多个设备通过一个单一的数据线进行通信。这个协议通常用于低速、短距离的数字通信，特别适用于嵌入式系统和传感器网络。二.onewire通信优点缺点优点：单一数据线：单总线仅需要一根数据线，这极大地简化了硬件连接。设备可以在同一总线上连接，并且通过地址来区分彼此。低成本：单总线协议不需要复杂的硬件，这降低了成本。这使其成为连接多个设备的经济实惠选
我来挖坑啦
·
2023-12-24 19:26
fpga开发
信息与通信
面试
单片机
c语言
Verilog
字符串
文章目录字符串简介字符串声明字符串操作输出字符画字符串简介一个字符串是由双引号"括起来并包含在一行中的字符序列。在表达式和赋值语句中，用作操作数的字符串被视为由8bitASCII码值表示的无符号整数常量。字符串声明字符串变量是wire/reg类型的变量，宽度等于字符串中的字符个数乘以8。reg[8*12-1:0]stringVar;//可以存储12个字符initialbeginstringVal=
暴风雨中的白杨
·
2023-12-24 18:56
FPGA
Verilog
FPGA
Verilog
if语句阻断z状态传播
一、测试代码设置两组输入输出，对比使用assign赋值语句与alwaysif语句。if_assign_test.v`timescale1ns/1ps////Engineer:wkk//ModuleName:if_assign_test//moduleif_assign_test(inputif_a_in,inputif_b_in,inputif_c_in,inputif_d_in,inputass
暴风雨中的白杨
·
2023-12-24 18:25
FPGA
verilog
Verilog
RAM/ROM的数据初始化
文章目录一、初始化方式二、测试
FPGA
设计中RAM和ROM作为存储器用来存储可变或不可变类型的数据。ROM初始化一般是加载固定数据，RAM声明时默认为不定态数据，初始化时可以让数据为全1或者全0。
暴风雨中的白杨
·
2023-12-24 18:55
FPGA
fpga开发
【必读】从MII到RGMII，一文了解以太网PHY芯片不同传输接口信号时序！
1、概述 不管是使用
FPGA
还是ARM，想要实现以太网通信，都离不开以太网PHY芯片，其功能如下所示，
FPGA
或者ARM将以太网数据发送给PHY芯片，PHY会将接收数据转换成模拟的差分信号传输到RJ45
电路_fpga
·
2023-12-24 17:56
fpga开发
vivado 时钟延迟、抖动和不确定性
时钟延迟在板上和
FPGA
内部传播后，时钟边沿到达其目的地有一定的延迟。
cckkppll
·
2023-12-24 17:23
fpga开发
AG16KDDF256 User Manual
AGMAG16KDDF256是由AGM
FPGA
AG16K与DDR-SDRAM叠封集成的芯片，具有AG16K
FPGA
的可编程功能，提供更多可编程IO，同时内部连接大容量DDR-SDRAM。
Embeded_FPGA
·
2023-12-24 17:21
fpga开发
DDR
JTAG
Master
Slave
EP4CE15
Quartus
“
FPGA
+MDIO总线+UART串口=高效读写PHY芯片寄存器！“（含源代码）
本文通过
Verilog
HDL去实现MDIO，但是88E1518芯片对不同页的寄存器读写需要切换页，无法直接访问寄存器，如果通过代码读写某些固定寄存器的话会比较麻烦。
电路_fpga
·
2023-12-24 17:50
fpga开发
「
Verilog
学习笔记」并串转换
专栏前言本专栏的内容主要是记录本人学习
Verilog
过程中的一些知识点，刷题网站用的是牛客网串并转换操作是非常灵活的操作，核心思想就是移位。
KS〔学IC版〕
·
2023-12-24 17:57
Verilog学习笔记
学习
笔记
Verilog
「
Verilog
学习笔记」序列发生器
专栏前言本专栏的内容主要是记录本人学习
Verilog
过程中的一些知识点，刷题网站用的是牛客网`timescale1ns/1nsmodulesequence_generator(inputclk,inputrst_n
KS〔学IC版〕
·
2023-12-24 17:27
Verilog学习笔记
学习
笔记
Verilog
「
Verilog
学习笔记」自动售卖机
专栏前言本专栏的内容主要是记录本人学习
Verilog
过程中的一些知识点，刷题网站用的是牛客网`timescale1ns/1nsmodulesale(inputclk,inputrst_n,inputsel
KS〔学IC版〕
·
2023-12-24 17:25
Verilog学习笔记
学习
笔记
Verilog
always（*）是什么意思？
在最开始学习
verilog
时，发现别人写的代码中出现了always@（*）的代码，当时也是一脸懵，不知道啥意思，也找不到人询问，网上也很少解答这种简单问题的，所以写下这样一个解答，希望刚学习的小白可以很快的理解它的含义
文华也曾献与你
·
2023-12-24 12:25
fpga开发
verilog
中#是什么意思？#有什么作用？
在使用
verilog
语言进行硬件描述时，你是否也经常用到#这个符号，那么你是否关心过这个符号到底是什么意思呢？它的作用是什么呢？
文华也曾献与你
·
2023-12-24 12:25
fpga开发
FPGA
设计时序约束十二、Set_Clock_Sense
set_clock_sense3.3设置set_clock_sense四、参考资料一、序言本章将介绍Set_Clock_Sense约束，在介绍约束之前，大家需对时序弧以及timingsense有一定的基础了解，具体可参考另一篇文章《
FPGA
知识充实人生
·
2023-12-24 04:39
FPGA所知所见所解
fpga开发
时序约束
set_clock_sense
时钟极性
clock
sense
Timing
arc
Vivado
FPGA
设计时序约束十一、others类约束之Set_Maximum_Time_Borrow
目录一、序言二、SetMaximumTimeBorrow2.1基本概念2.2设置界面2.3命令语法2.4命令示例三、参考资料一、序言在Vivado的时序约束窗口中，存在一类特殊的约束，划分在others目录下，可用于设置忽略或修改默认的时序路径分析，以Vivado2022.1版本为例，主要包括以下4类，本文将介绍其中的最后一个Set_Maxium_Time_Borrow，示例的为Vivado202
知识充实人生
·
2023-12-24 04:38
FPGA所知所见所解
fpga开发
时序约束
TimeBorrow
最大借用时间
锁存器
FPGA
设计时序分析概念之Timing Arc
目录1.1TimingArc概念1.2TimingArcs的类型1.3TimingSense(时序感知)1.4参考资料1.1TimingArc概念在时序工具对设计进行时序分析时，经常会看到一个概念TimingArch(时序弧)。TimingArc是一个信号一个单元Cell的输入引脚Pin到该单元输出引脚OutputPin间的路径。对于一个单元Cell，可以存在多个时序弧，通过时序弧的信息，我们可以
知识充实人生
·
2023-12-24 04:08
FPGA所知所见所解
fpga开发
时序约束
时序弧
Timing_arc
FPGA
设计时序约束十三、Set_Data_Check
目录一、序言二、SetDataCheck2.1基本概念2.2设置界面2.3命令语法三、工程示例3.1工程代码3.2约束设置3.3时序报告四、参考资料一、序言通常进行时序分析时，会考虑触发器上时钟信号与数据信号到达的先后关系，从而进行setup,hold分析。同样地，我们也可以对两个数据信号进行类似的setup和hold关系检查。对于这类检查，有专门的约束命令，即set_data_check，可以对
知识充实人生
·
2023-12-24 04:38
FPGA所知所见所解
fpga开发
时序约束
set_data_check
vivado
时序分析
STA
数据检查
FPGA
问题汇总
提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档文章目录前言一、VIVADO编译问题二、工程问题1.异步FIFO使用2.
FPGA
功耗问题3.有符号数问题总结前言想把一些工程应用中碰到的问题和解决办法也合并到这篇文章里面
pp_0604
·
2023-12-24 04:24
笔记
fpga开发
使用MATLAB对VIVADO工程进行simulink仿真
前言：以前我的
FPGA
工程都是自己编写TESTBENCH进行仿真，不过有几个缺点：1，随着工程的复杂程度，需要编写的TESTBENCH也越来越复杂，工作量太大。
pp_0604
·
2023-12-24 04:24
笔记
工程
matlab
FPGA
程序远程在线更新QUICKBOOT
文章目录前言一、更新流程二、具体操作三、MultiBoot实现1.原理2.GOLDEN模块工程实现3.GOLDEN模块仿真4.正常工作时的更新问题5.实际工程问题6.实际工程下载链接总结前言学习一下
FPGA
pp_0604
·
2023-12-24 04:24
工程
笔记
fpga开发
ZYNQ之
FPGA
学习----Vivado功能仿真
1Vivado功能仿真阅读本文需先学习:
FPGA
学习----Vivado软件使用典型的
FPGA
设计流程，如图所示：图片来自《领航者ZYNQ之
FPGA
开发指南》Vivado设计套件内部集成了仿真器VivadoSimulator
鲁棒最小二乘支持向量机
·
2023-12-23 23:55
一起学ZYNQ
笔记
fpga开发
经验分享
ZYNQ
Vivado
功能仿真
【0基础学会
Verilog
】007.
Verilog
实现类似C语言的循环结构
本文介绍如何使用
Verilog
HDL语言实现类似C语言循环结构，以此为基础进一步向同学们介绍
Verilog
语法1.C语言循环结构求累加和函数1.1待转换的C语言函数–For循环结构求和#include/
richfu72
·
2023-12-23 23:24
0基础学会Verilog
fpga开发
开发语言
【0基础学会
Verilog
】005.
Verilog
语言的选择结构
通过前面的博文我们已经学会如何将一个简单的计算多项式的值C语言函数转换为具有相同功能的
Verilog
模块，并为其编写相应的测试模块，即所谓testbench对其进行仿真，通过对仿真波形的检查可以验证所设计模块的功能是否与
richfu72
·
2023-12-23 23:54
0基础学会Verilog
fpga开发
c语言
c++
算法
【0基础学会
Verilog
】006.
Verilog
语言的多分支选择结构
本篇博文介绍如何将C语言的多分支选择结构转换为
Verilog
硬件模块。我们知道，C语言的选择结构有两种形式，if-else结构和switch-case结构。
richfu72
·
2023-12-23 23:54
0基础学会Verilog
fpga开发
c语言
c++
vivado仿真
Verilog
的代码编写完成了，代码是否正确，需要经过仿真的验证。
AI_vvv
·
2023-12-23 23:53
VIVADO
fpga开发
【0基础学会
Verilog
】004. 学会使用Vivado自带仿真器
编写好实现指定功能的
Verilog
模块后，需要对其进行仿真来验证模块的正确性，这需要用到EDA开发工具的仿真器，我们选择Xilinx公司的Vivado自带的仿真工具进行仿真。
richfu72
·
2023-12-23 23:21
0基础学会Verilog
fpga开发
c语言
【【迭代七次的CORDIC算法-
Verilog
实现】】
迭代七次的CORDIC算法-
Verilog
实现求解正弦余弦函数COEDIC.vmoduleCORDIC#(parameterDATA_WIDTH=4'd8,//wesetdatawidthparameterPIPELINE
ZxsLoves
·
2023-12-23 22:24
Verilog学习系列
算法
fpga开发
【【迭代16次的CORDIC算法-
verilog
实现】】
迭代16次的CORDIC算法-
verilog
实现-32位迭代16次
verilog
代码实现CORDIC.vmodulecordic32#(parameterDATA_WIDTH=8'd32,//wesetdatawidthparameterPIPELINE
ZxsLoves
·
2023-12-23 22:53
Verilog学习系列
算法
fpga开发
成为一名
FPGA
工程师：面试题与经验分享
在现代科技领域，随着数字电子技术的迅猛发展，
FPGA
（可编程逻辑器件）工程师成为了备受瞩目的职业之一。
FPGA
工程师不仅需要掌握硬件设计的基本原理，还需要具备良好的编程能力和解决问题的实践经验。
移知
·
2023-12-23 14:35
IC面试资料
fpga开发
经验分享
5.用Matlab如何将位深度为16的图片转换为二进制文件
5.用Matlab如何将位深度为16的图片转换为二进制文件1.问题的提出使用
FPGA
做图像处理的测试时，常常需要做一些图像的测试激励，需要将一些图片存储到
FPGA
中，一般来说
FPGA
芯片的片内ram不超过
大收藏家
·
2023-12-23 14:00
Matlab
matlab
在modelsim中查看断言
方法一：单纯的modelsim环境（1）编译
verilog
代码时按照system
verilog
进行编译vlog-svabc.v或者使用通配符编译所有的.v或者.sv文件（vlog-sv*.sv*.v）（
一只迷茫的小狗
·
2023-12-23 13:17
verilog
vivado
Systemverilog
fpga开发
fpga
.一份带缓冲的uart模块代码分享
一、写在开头-这个代码是整个库文件包工程的一部分，希望能在两年的时间写出完整的包，但是时间也不多，只能晚上空闲时断断续续写的，毕竟不能耽误打游戏不是-该工程的地址分享在gitee，建议直接看gitee的，blog的代码不会更新。基于Tank_nano_4k小蜜蜂开发板的常用开发库:给用gw1nsr设计的小蜜蜂开发板开发的常用软件库-这个uart模块支持rx、tx波特率分开，在应对io数量抓级时有可
啊？这...
·
2023-12-23 12:13
fpga开发
嵌入式硬件
学习
记录.在linux系统deepin上实现国产
fpga
高云小蜜蜂系列的烧录与开发
这次希望能够在我的一台畅网微的nas上能够开发高云的
fpga
，该cpu为n5100，平时看看网页，敲敲代码够用了。
啊？这...
·
2023-12-23 12:43
linux
单片机
学习
fpga开发
嵌入式硬件
arm
fpga
.野火征途开发板实现74HC595串并转换控制数码管
一、写在开头这个小项目我是想试一试，如果不跟着野火的步骤：分析->波形图->编辑->仿真->debug，不用波形图纯脑补会用多久的时间，我会遇到什么问题？这个项目是控制数码管显示的，当然我没有看野火的数码管的视频。写不写波形图的区别首先是时间上：比用波形图至少慢了4倍，这个时间主要花在了debug上，是真的痛苦。然后是代码上，不用波形图时很多波形的时序都有点想当然了，实际运行的波形跟真正要的波形不
啊？这...
·
2023-12-23 12:42
fpga开发
FPGA
——XILINX原语（1）
FPGA
——XILINX原语（1）1.时钟组件（1）BUFG（2）BUFH（3）BUFR（4）BUFIO（5）使用场景2.IO端口组件（1）IDDR（2）ODDR（3）IDELAY1.时钟组件时钟结构（
云影点灯大师
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2023-12-23 12:10
fpga开发
fpga
FPFA.一种二倍频电路代码描述以及测量详情
一、前言1、因为需要倍频电路所以找了个二倍频的电路，通过
fpga
实际测量发现经过倍频后的电路峰值降低。不过这个也正常，因为该电路只要过触发点就会开始发生波形变化，而电路的触发值不是峰值。
啊？这...
·
2023-12-23 12:40
fpga开发
vim常用命令及使用技巧
系列文章目录第一章vim常用命令前言vim编辑器是一种强大的代码coding编辑器，比如对
Verilog
，system
verilog
，c++等，其中有很多使用技巧以及相关插件，如果能很好的掌握这些，可以极大的提高编程效率
love混世_魔王
·
2023-12-23 07:17
vim
编辑器
linux
fpga开发
开发语言
嵌入式硬件
关于时钟模块完备性验证方法第一章
二、System
Verilog
assertion1.利用断言的方式来进行门控的检查2.对上述断言进行解析总结前言随着集成电路的规模越来越大，系统中所需要的时钟系统也越来越复杂，如何保证时钟验证的完备性一直是众多验证工程师追求的目标
love混世_魔王
·
2023-12-23 07:47
fpga开发
单片机
嵌入式硬件
开发语言
前端
伽马校正：
FPGA
参考资料：ToneMapping与GammaCorrection-知乎(zhihu.com)Book_VIP:《基于MATLAB与
FPGA
的图像处理教程》此书是业内第一本基于MATLAB与
FPGA
的图像处理教程
NoNoUnknow
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2023-12-22 20:37
FPGA学习
小项目
fpga开发
【NI-RIO入门】理解Windows、Real Time与
FPGA
之间数据通信的原理
于NIkb摘录1.概述对于NIRIO系列设备（CompactRIO、sbRIO、myRIO等）进行编程时，需要注意有三个不同的组件。人机界面(HMI)。有时称为“主机”，为用户提供图形用户界面（GUI），用于监控系统状态和设置操作参数。使用HMI是可选的，因为RIO产品可以编程为无头运行，并且有些产品可以直接连接到嵌入式用户界面，但是当实施HMI时，它们可以采用Windows台式计算机、平板电脑或
東方神山
·
2023-12-22 19:01
CompactRIO
【NI-RIO入门】使用其他文本语言开发CompactRIO
1.
FPGA
接口PythonAPIGettingStarted—
FPGA
InterfacePythonAPI19.0.0documentation2.
FPGA
接口CAPI
FPGA
接口CAPI是用于NI可重配置
東方神山
·
2023-12-22 19:01
CompactRIO
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