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FPGA勇往直前
按照这4步走，不走弯路学习
FPGA
Fpga
从以往的边缘芯片到如今的热门，意味着国产芯片已经逐渐成为主流，国产芯片最终会取代国外芯片成为技术的核心。
程老师讲FPGA
·
2023-12-14 20:00
fpga开发
学习
FPGA
内部资源介绍（4）BLOCK RAM
FPGA
内部资源基础知识第四弹来啦！
程老师讲FPGA
·
2023-12-14 20:29
fpga开发
为什么
FPGA
是战略芯片？
FPGA
（FieldProgrammableGateArray）是在PAL（可编程阵列逻辑）、GAL（通用阵列逻辑）等可编程器件的基础上进一步发展的产物，它是作为一种半定制电路而出现的，既解决了定制电路的不足
程老师讲FPGA
·
2023-12-14 20:54
fpga开发
【
FPGA
图像处理实战】- 图像处理前景如何？就业前景如何？
图像处理是
FPGA
应用的主要领域之一，图像处理数据量特别大且对实时性处理要求高的场景，这恰好能发挥
FPGA
流水线可实时处理的优势。那么
FPGA
图像处理的前景如何？
FPGA入门到精通
·
2023-12-14 19:31
FPGA数字图像处理
fpga开发
图像处理
fpga
vivado
xilinx
《曾国藩：一代大儒的16堂人生成功课》之四坚忍说：能挺就能胜
失败和挫折是人生常态，你能否战胜它，主要看你面对它的态度，若你不怕困难，
勇往直前
，那你一定能战胜它们。
站在书顶听世界
·
2023-12-14 17:42
2022-03-08
我常常感叹，自己有最好的父母，从小到大，他们给了我足够的爱，让我能够在残酷的现实生活中一次次的战胜困难，
勇往直前
。从小到大，我都是父母的掌上明珠。他们用最伟大的爱包容我，理解我。
滔_d503
·
2023-12-14 15:21
HLS(一)Vivado高层次综合概述
目录1.什么是
FPGA
？
优秀的守夜人
·
2023-12-14 14:21
深度学习硬件设计
fpga开发
性能优化
硬件工程
人工智能
Xilinx原语详解——IBUFDS & OBUFDS
在使用
FPGA
时，往往会用到一些差分信号，比如HDMI接口，LVDS接口的ADC、显示器等等设备，而
FPGA
内部往往只会使用单端信号，就需要完成单端信号和差分信号的相互转换，xilinx提供了两个原语对所有
电路_fpga
·
2023-12-14 13:25
fpga开发
高云GW1NSR-4C开发板M3硬核应用
2.
FPGA
综合：解压文件，打开\Gowin_EMP
SDAU2005
·
2023-12-14 13:52
Verilog
fpga开发
FPGA
高端项目：UltraScale GTH + SDI 视频编解码，SDI无缓存回环输出，提供2套工程源码和技术支持
目录1、前言免责声明2、相关方案推荐我这里已有的GT高速接口解决方案我目前已有的SDI编解码方案3、详细设计方案设计框图3G-SDI摄像头LMH0384均衡EQUltraScaleGTH的SDI模式应用UltraScaleGTH基本结构参考时钟的选择和分配UltraScaleGTH发送和接收处理流程UltraScaleGTH发送接口UltraScaleGTH接收接口UltraScaleGTHIP核
9527华安
·
2023-12-14 13:44
FPGA编解码SDI视频专题
FPGA
GT
高速接口
菜鸟FPGA图像处理专题
fpga开发
视频编解码
缓存
GTH
SDI
UltraScale
基于
FPGA
的视频接口之高速IO(SATA)
FPGA
实现SSD硬盘的存储，有点在于速度优势（可达到200MB/s
Eidolon_li
·
2023-12-14 13:05
基于FPGA的视频接口驱动
fpga开发
【
FPGA
/verilog -入门学习10】verilog 查表法实现正弦波形发生器
0，需求用查找表设计实现一个正弦波形发生器寻址的位宽是10位，数据量是1024个，输出的数据是16位1，需求分析数据量是1024个：x=linspace(0,2*pi,1024)输出数据是16位:y范围：0~2^16-1=0~65535y=(sin（x）+1)*65535/2寻址的位宽是10位输入是0~10231023占用10位操作步骤1，使用matlab生成数据，制作sin_rom.coe文件x
王者时代
·
2023-12-14 13:02
verilog
&FPGA
fpga开发
学习
【
FPGA
/verilog -入门学习6】verilog频率计数器
需求在使能信号控制下，计算输入脉冲的每两个上升沿之间的时钟周期数并输出，即输出脉冲频率的计数值输入信号周期性脉冲信号：需要做检测的脉冲频率信号使能信号：高电平进行频率计数，低电平清零计数器输出信号计数值：输出脉冲频率的计数值有效信号：该信号拉高时，输出计数值有效需求分析1，输出产生计数完成状态《=EN且有上升沿脉冲2，输出计数值《=上升沿来临时候从0开始计数，直至下一个上升沿脉冲到来结束，把计数值
王者时代
·
2023-12-14 13:32
verilog
&FPGA
fpga开发
【
FPGA
/verilog -入门学习2】verilog 生成上升沿下降沿脉冲
需求1：使用脉冲边沿检测法设计一个上下降沿检测功能使用脉冲边沿检测法设计一个上下降沿检测功能1，使用clk脉冲来临时pluse移位赋值preg1<=plusepreg2<=preg2preg1比pluse晚一个时钟，preg2比preg1晚一个时钟在利用与/非指令合并，生成上升沿的一个脉冲的r_pluse<={r_pluse[0],pulse};//等效于r_pluse[0]<=pluser_pl
王者时代
·
2023-12-14 13:31
verilog
&FPGA
fpga开发
【
FPGA
/verilog -入门学习4】verilog 实现多路脉冲计数
需求：设计一个脉冲计数器，其功能如下输入脉冲：4路脉冲信号，分别对每路进行脉冲检测并计数使能信号：高电平进行计数，低电平清零计数器计数器：在使能信号高电平期间，对脉冲信号的上升沿进行检测并递增计数值编写测试脚本，进行仿真验证需求分析：使用上一章的一路脉冲检测，使用例化方式产生多路vlg_design使用上章节生成的最小系统//*脉冲计数，当是能时，对pluse脉冲计数实现步骤1）产生pluse上升
王者时代
·
2023-12-14 13:31
verilog
&FPGA
fpga开发
超大规模集成电路设计----
FPGA
时序模型及FSM的设计（八）
本文仅供学习，不作任何商业用途，严禁转载。绝大部分资料来自中国科学院段成华教授PPT超大规模集成电路设计----RTL级设计之FSM（八）7.1CPLD的时序模型7.1.1XPLA3时序模型7.1.2具体时序组成（重点）1.PadtoPad(tPD)2.ClockPadtoOutputPad(tCO)3.ClocktoSetup(tCYC)4.ClocktoPad5.PathEndingatClo
MinJohnson
·
2023-12-14 12:59
FPGA/Verilog
数字集成电路
fpga开发
FPGA
与CPLD的区别与联系
1、
FPGA
定义及特点
FPGA
采用了逻辑单元阵列LCA(LogicCellArray)这样一个新概念,内部包括可配置逻辑模块CLB(ConfigurableLogicBlock)、输入输出模块IOB(InputOutputBlock
程老师讲FPGA
·
2023-12-14 12:27
fpga开发
什么是
FPGA
原型验证？
EDA工具的使用主要分为设计、验证和制造三大类。验证工作贯穿整个芯片设计流程，可以说芯片的验证阶段占据了整个芯片开发的大部分时间。从芯片需求定义、功能设计开发到物理实现制造，每个环节都需要进行大量的验证。现如今验证方法也越来越多，例如：逻辑仿真（功能验证），形式验证，原型验证。功能验证基于软件，验证成本较低，验证环境方便，但性能较差；形式验证为静态验证方式，但不可仿真DUT的一些动态行为。而开发者
程老师讲FPGA
·
2023-12-14 12:27
fpga开发
用于 ChatGPT 的
FPGA
加速大型语言模型
简介：大型语言模型近年来，大型语言模型（LLM）彻底改变了自然语言处理领域，使机器能够生成类似人类的文本并进行有意义的对话。这些模型，例如OpenAI的GPT，具有惊人的理解和生成语言的能力。它们可用于广泛的自然语言处理任务，包括文本生成、翻译、摘要、情感分析等。大型语言模型通常使用深度学习技术构建，特别是使用Transformer架构。Transformer是一种神经网络模型，擅长捕获序列中的长
FPGA技术联盟
·
2023-12-14 12:00
chatgpt
人工智能
fpga
大型语言模型
FPGA
-EEPROM读写记录
整篇文章会首先对AT24C64技术文档进行分析，其次分析AT24C64在
FPGA
上的引脚分配情况，最后逐步分析正点原子给出的Verilog代
Authony.
·
2023-12-06 18:22
FPGA
fpga开发
舍过去空白虚妄， 智勇担当才开启生活智慧
因此，我们要学会找对位置，竟然选择了就
勇往直前
，不要
明了心话
·
2023-12-06 15:40
verilog语法tips
近来有感于技能不足了，所以继续学习
FPGA
、ASIC相关基础知识，分享一点微不足道的经验，也希望各位大佬多多指点蛤（软件工具：ISE）。
我喜欢唱跳rap打篮球
·
2023-12-06 15:35
K7系列
FPGA
多重启动(Multiboot)
Xilinx家的
FPGA
支持多重启动功能（Multiboot），即可以从多个bin文件中进行选择性加载，从而实现对系统的动态更新，或系统功能的动态调整。
今朝无言
·
2023-12-06 14:56
数字逻辑
fpga开发
开发语言
嵌入式硬件
Quartus II 13.1入门使用方法
QuartusII是由AlteraCorporation（现为英特尔旗下的IntelProgrammableSolutionsGroup）发布的一款综合性的
FPGA
设计软件。
Tony小周
·
2023-12-06 14:26
fpga开发
【致我的孩子】
丫头你就按着你的节奏步伐，有条不紊的做自己心中想做的事，状态和谐稳定，不受干扰，精神信念坚定，
勇往直前
，爸爸妈妈永远是你坚定、坚强的后盾，需要我们时，我们会毫不犹豫的替你披荆斩棘，保架护航。
魏杰_a179
·
2023-12-06 14:27
[原创]
FPGA
级联之JTAG烧录
根据客户产品需求，需要评估并转换出设计方案，公司对于产品成本的敏感，一片大容量芯片是足够了，但是价格高，两片芯片价格叠加低于一片大容量
FPGA
芯片，自然双芯片处理就成为了首选。
佣兵之王@大青山
·
2023-12-06 14:55
硬件设计之微处理器应用技巧
fpga开发
FPGA
串口接收解帧、并逐帧发送有效数据-2
FPGA
串口接收解帧、并逐帧发送有效数据工程实现的功能：
FPGA
串口接收到串口调试助手发来的数据，将其数据解帧。
灵风_Brend
·
2023-12-06 14:25
ZYNQ&FPGA实例
fpga开发
信息与通信
写在35岁生日这一天
15岁那年，觉得自己已经长大了，怀揣梦想，憧憬未来，坚定信念，
勇往直前
。25岁之前不认命，不服输，一路披荆斩棘，永不退缩。25岁后，在人生的道路上摔过，苦过，痛过。
lrf刘瑞芳
·
2023-12-06 13:33
效长星言035：
勇往直前
不知不觉中我们又挺过三月份，国内有序地复苏中，国外灾难刚泛起，一切都在提醒着我们不能轻言松劲，照例效长要做个总结：第一，我们不能放松对于灾难的警惕。首先全球抗疫的战争尚未结束，按照预计可能要到八月底才能结束，而且以后人类还得学会与病毒共存；其次温室效应将会引起未来的相关灾难，如水灾、地震、台风等，这也需要我们提前做好预防预案；再次金融危机一直是存在，或许食物等才是最实在，至于房产、债券、股票等将暂
星言师
·
2023-12-06 13:38
【【
FPGA
之 MicroBlaze XADC 实验】】
FPGA
之MicroBlazeXADC实验VivadoIP核提供了XADC软核，XADC包含两个模数转换器（ADC），一个模拟多路复用器，片上温度和片上电压传感器等。
ZxsLoves
·
2023-12-06 12:12
FPGA学习
fpga开发
奥兹莫比尔
奥兹莫比尔汽车公司创立于1897年，1909年加入通用汽车公司，其车系属于风格保守的一派，不像雪佛兰那么大众化，又缺乏别克那样的高贵形象，其商标上的箭形是该公司积极向上和
勇往直前
创新精神的象征。
海哥的成长日记
·
2023-12-06 11:21
【
FPGA
】Vivado开发流程（基于2018.3版本）
基本流程：①设计定义②设计输入③分析综合④功能仿真⑤布局布线⑥分析性能1.启动软件双击Vivado图标即可启动Vivado软件。2.创建工程①QuickStart组包含有CreateProject（创建工程）OpenProject（打开工程）OpenExampleProject（打开实例工程）。②Tasks组包含有ManageIP（管理IP）OpenHardwareManager（打开硬件管理器）
龙王山的眺望者
·
2023-12-06 09:34
FPGA
fpga开发
xilinx系列
FPGA
基于VIVADO的pin delay列表生成说明
目录1概述2示例平台3操作说明4注意事项xilinx系列
FPGA
基于VIVADO的pindelay列表生成说明1概述本文用于讲诉xilinx系列
FPGA
基于VIVADO的pindelay列表生成说明，以及一些注意事项
风中月隐
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2023-12-06 08:44
FPGA
fpga开发
pin
delay
《随机漫步的傻瓜》第14章 掌控随机现象
长此以往，你将会遇见那个不在意周围人的评价，不被外部的环境所困，
勇往直前
的自己。2、对你的启发是什么？非常巧合，今天才跟同事聊到说：整个世界其实就是生活在你的头脑当中。同样的事情，你
文倩定投人生
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2023-12-06 08:26
第十四篇 突围
戊戌年十月七，阴公交车内，上班路上昨日失眠，今日昏沉车轮滚滚，隆隆作响思分内事，忆往日路白驹过隙，尚留痕碌碌无为，空忧叹斗转星移，日月如梭年少时光，
勇往直前
未来他日，意气蓬发美名流传，功名永驻满满正能量
JohnWick_baf6
·
2023-12-06 07:31
Vivado 综合属性实用命令
演示使用的Vivado版本：2018.3
FPGA
芯片型号：xc7a35tfgg484-2本篇博文，建议在电脑端网页/pad上查看~综合阶段综合设置综合设置的打开方式：注意：凡是出现在综合设置区的设置均为全局设置
在路上-正出发
·
2023-12-06 02:38
XILINX
FPGA
开发经验专栏
XILINX
FPGA
Vivado
综合约束
VIVADO仿真功能系列
版权声明：本文为CSDN博主「
FPGA
Designer」的原创文章，遵循CC4.0BY-SA版权协议，转载请附上原文出处链接及本声明。
杏儿黄
·
2023-12-06 02:07
#
Xilinx/FPGA
xilinx
Vivado
使用Git进行Vivado版本控制
前言 学习
FPGA
也有一段时间了，现在工程相较于以前，一个工程的可能所需要占据的空间有几百兆甚至更大，也在想着有没有什么好的办法来管理这些工程。
black_pigeon
·
2023-12-06 02:37
工具使用
git管理vivado
Vivado版本控制
Vivado版本控制如果您有幸进入
FPGA
领域，那么会遇到版本控制问题，本文讲解的是如何用git进行Vivado进行版本控制。
神州永泰
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2023-12-06 02:34
FPGA
fpga开发
爱与热爱，让我们
勇往直前
|平凡又伟大的姐弟情故事
对于出现在电视里的人，我一直以为他们和我们是两个世界的人，他们过去经历的都是很特别的事情。然后我很偶然地在13年看到了孟非写的《随遇而安》。那时候我已经追《非诚勿扰》好几年了。看完《随遇而安》，我突然明白，孟非老师为他的优秀付出了多少。前几年我又偶尔看了金星和大鹏的自传书，同样感觉到他们的成功主要是他们很早就认定了自己的人生方向，然后就基于这个方向不断努力，不论受到多少委屈都不放弃。最近无意中看到
安晨樱
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2023-12-05 23:07
【risc-v】易灵思efinix
FPGA
riscv嵌入式软件源码分享
系列文章目录分享一些
fpga
内使用riscv软核的经验，共大家参考。后续内容比较多，会做成一个系列。
神仙约架
·
2023-12-05 23:59
efinix
fpga开发
risc-v
易灵思
efinix
【Intel/Altera】 全系列
FPGA
最新汇总说明，持续更新中
前言2023年11月14日英特尔
FPGA
中国技术日，Intel刚发布了新的
FPGA
系列，官网信息太多，我这里结合以前的信息，简单汇总更新一下，方便大家快速了解Intel/Altera
FPGA
家族。
神仙约架
·
2023-12-05 23:59
INTEL（ALTERA）
FPGA
fpga开发
INTEL
Altera
Vivado时序收敛技术（一） Baseline基础理论
FPGA
Times如何知道该约束哪些时钟？ 使用report_clock_networks指令或使用约束向导来查看有哪些主时钟需要约束和输入的主时钟是否被约束。report_clock
yundanfengqing_nuc
·
2023-12-05 21:56
FPGA
Vivado时序分析概念setup time, hold time
Vivado时序分析概念setuptime,holdtimereferenceWhatisSetupandholdtimeinan
FPGA
?
dengyindai1024
·
2023-12-05 21:54
杨绛 | 你什么都不缺，缺的只是一份重新开始的勇气！
只有内心足够强大，足够相信自己的人，才能
勇往直前
，无所畏
金生馨
·
2023-12-05 19:59
6.月6
因为有你特别偶尔的称呼幸福感永在人生中一定比获得更幸福的那就是与爱的人分享愿自己不害怕，
勇往直前
，总有一天，必有回应愿我们的家人们都好比这更好的就是发现了对的人并且还是深爱的人祝福你。。
Daisywg
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2023-12-05 16:20
今日反思
记得自己开始带班时，
勇往直前
，不妥协。现在学会了尊重别人，但是却发现有些人根本不值得尊重。谨言慎行，谨言慎行，谨言慎行！每一次管不住自己的嘴巴，最后倒霉的只会是自己。还有记住不要高估自己在别
沐_80dc
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2023-12-05 12:29
用
FPGA
实现四通道、全频率 GNSS RF 接收器-用于卫星的精确定位
用
FPGA
实现四通道、全频率GNSSRF接收器-用于卫星的精确定位概念全球导航卫星系统（英文：GlobalNavigationSatelliteSystem，GNSS），又称全球卫星导航系统，是能在地球表面或近地空间的任何地点为用户提供全天候的
OpenFPGA
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2023-12-05 11:59
fpga开发
从合成需求分解
FPGA
性能的核算实例
从合成性能需求：带宽、采样速率、
FPGA
时钟速率、通道数量、波束数量、缓存时间，推算
FPGA
计算资源、传输带宽以及内存容量的一个简要核算实例。提供了需要考虑的因素及核算方法。
CyberInversion
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2023-12-05 10:54
fpga开发
算法
matlab
随笔。 人生阿，贵在坚持
前辈们不论在困境还是逆境，都是
勇往直前
，乐观对待，把握机遇
首脑美业教育_张羽曦
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2023-12-05 10:08
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