FPGA学习之路第21页

【Verilog】期末复习——举重比赛有三名裁判，当运动员将杠铃举起后，须有两名或两名以上裁判认可，方可判定试举成功，若用A、B、C分别代表三名裁判的意见输入，同意为1，否定为0；F为裁判结果输出，试

期末复习——解释下列名词（FPGA、ASIC、IP、RTL、EDA、HDL、FS

不怕娜·2024-01-08 22:22

【Verilog】期末复习——解释下列名词（FPGA、ASIC、IP、RTL、EDA、HDL、FSM）

系列文章FPGA:现场可编程逻辑门阵列ASIC：专用集成电路IP：知识产权RTL

不怕娜·2024-01-08 22:52

【Verilog】期末复习——设计带进位输入和输出的8位全加器，包括测试模块

期末复习——解释下列名词（FPGA、ASIC、IP、RTL、EDA、HDL、FS

不怕娜·2024-01-08 22:52

【Verilog】期末复习——简要说明仿真时阻塞赋值和非阻塞赋值的区别。always语句和initial语句的关键区别是什么？能否相互嵌套？

期末复习——解释下列名词（FPGA、ASIC、IP、RTL、EDA、HDL、FS

不怕娜·2024-01-08 22:48

Python学习之路-认识Python

Python学习之路-认识Python本篇文章由我归纳总结而来，为想要了解学习Python的朋友提供参考。大部分内容参考维基百科简介Python是一种广泛使用的解释型、高级和通用的编程语言。

geobuins·2024-01-08 20:37

大学生如何当一个程序员——第三篇：热门专业学习之路4

笛秋白·2024-01-08 20:29

大学生如何当一个程序员——第三篇：热门专业学习之路5

笛秋白·2024-01-08 20:57

FPGA之ZYNQ SOC设计---BOOT.bin制作

ZYNQSOC设计---BOOT.bin制作1.固化的流程2.固化准备2.BOOT.bin制作过程更多内容，请关注微信公众号“FPGA科技室”以前工程都是通过JTAG先下载bit流文件，再下载elf文件

科研的小萌娃·2024-01-08 14:58

米联客 ZYNQ/SOC精品教程 S01-CH05 FPGA程序的固化和下载

5.1概述在前面一节做了流水灯实验，但是对于FPGAbit程序断电后就丢失了，所以本课讲解把上一课的流水灯程序可以实现固化到FLASH或者SD卡的方法。

米联客(milianke)·2024-01-08 13:27

FPGA——VIVADO生成固化文件，掉电不丢失

VIVADO生成固化文件(1)加入代码(2)生成bin文件，并且下载(1)加入代码设计文件(.xdc)中加入这段代码:set_propertyCFGBVSVCCO[current_design]set_propertyCONFIG_VOLTAGE3.3[current_design]set_propertyBITSTREAM.GENERAL.COMPRESStrue[current_design]

云影点灯大师·2024-01-08 13:53

FPGA 设计篇（06-01）FPGA 芯片架构

芯片原厂必学课程-第六篇章-FPGA设计篇06-01FPGA芯片架构新芯设计：专注，积累，探索，挑战文章目录芯片原厂必学课程-第六篇章-FPGA设计篇06-01FPGA芯片架构引言一、输入和输出块（IOB

新芯设计·2024-01-08 12:43

Hadoop学习之路（四）HDFS 读写流程详解

1.HDFS写操作1.1图解HDFS读过程hdfs写操作流程图.pngimage.png1.2数据写入过程详解1、使用HDFS提供的客户端Client,向远程的NameNode发起RPC请求；2、NameNode会检查要创建的文件是否已经存在，创建者是否有权限进行操作，成功则会为文件创建一个记录，否则会让客户端抛出异常；3、当客户端开始写入文件的时候，客户端会将文件切分为多个packets，并在内

shine_rainbow·2024-01-08 12:21

html学习之路：简述html文档头部＜meta＞的 http-equiv 属性

当输入网址打开网页时，设置html头部meta的http-equiv属性，可以帮助浏览器更加精确和正常却的显示网页内容，比如设置网页多久自动刷新，设置网页在浏览器缓存中的时限，设置多少事件跳转到指定的网页地址，应对低版本浏览器的渲染兼容问题，以什么样动态的样式去打开浏览器等等等…首先，我们得知道一张网页即html文档最基础的代码形式和作用是怎样的一、html文档结构Document-->其次，在今

@德玛玩前端·2024-01-08 10:39

第一章体验 ARM，裸机输出“Hello World”

开发平台Vitis应用教程》学习第一章体验ARM，裸机输出“HelloWorld”文章目录《ZYNQMPSoC开发平台Vitis应用教程》学习准备批处理下载QSPIFlash批处理建立Vitis工程硬件介绍FPGA

weixin_45090728·2024-01-08 10:24

【【RTC实时时钟实验 -- 在HDMI上显示-FPGA 小实验】】

RTC实时时钟实验–在HDMI上显示top.vmoduleRTS_TOP#(parameterTIME_INIT=48'h24_01_06_11_08_00,parameterWAIT_TIME=13'd8000,parameterSLAVE_ADDR=7'b1010001,//E2PROM浠庢満鍦板潃parameterCLK_FREQ=26'd50_000_000,//50MHz鐨勬椂閽熼锟�

ZxsLoves·2024-01-08 07:07

【Verilog】基于Verilog的DDR控制器的简单实现（一）——初始化

在FPGA中，大规模数据的存储常常会用到DDR。

wjh776a68·2024-01-08 07:34

基于实时Linux+FPGA实现NI CompactRIO系统详解

实时处理器提供可靠，可预测的行为，而FPGA在需要高速逻辑和精确定时的较小任务上表现出色。灵活的开发选项使用LabVIEW以及实时模块和FPGA模块，提取低级代码并使用工具

深圳信迈科技DSP+ARM+FPGA·2024-01-08 07:04

三本光电从颓废到武汉年薪30w的本科经历经验与浅谈（毕业工作一年的嵌入式软件工程师经验分享）

三本光电从颓废到武汉年薪30w的本科经历经验与浅谈（毕业工作一年的嵌入式软件工程师经验分享）文章目录目前情况颓废时期项目时期第一次写单片机代码第一次接触计算机视觉第一次接触Linux驱动开发第一次接触FPGA

网易独家音乐人Mike Zhou·2024-01-08 04:26

学员+5组+刘园园+【202002训练营-W1D5-核心习惯】

后来，我又陆续买了《你就是孩子最好的玩具》《挑战》《万物皆数》等书，为了让自己能更加理解书中理念，能学以致用，我分别对这几本书做了详细的读书笔记，同时，在学习之路上，越走

源远_a1a9·2024-01-07 22:26

浅谈Verilog代码的执行顺序

而组合逻辑电路和时序逻辑在FPGA中并行执行这是毋庸置疑的

STATEABC·2024-01-07 21:39

FPGA实现电机位置环、速度环双闭环PID控制

一、设计思路主要设计思路就是根据之前写的一篇FPGA实现电机转速PID控制，前面已经实现了位置环的控制，思想就是通过电机编码器的当前位置值不断地修正PID去控制速度。

STATEABC·2024-01-07 21:09

FPGA时序分析与时序约束(三)——I/O接口约束

为了准确地对设计中的外部时序上下文进行建模，必须提供输入和输出端口的时序信息。因此要进行输入输出延时约束，延迟约束用的是set_input_delay和set_output_delay，分别用于input端和output端，其时钟源可以是时钟输入管脚，也可以是虚拟时钟。一、输入接口约束set_input_delay-clock-reference_pin-clock_fall-rese-max-a

STATEABC·2024-01-07 21:36

大学生如何当一个程序员——第三篇：热门专业学习之路3

笛秋白·2024-01-07 21:01

大学生如何当一个程序员——第三篇：热门专业学习之路1

笛秋白·2024-01-07 21:31

大学生如何当一个程序员——第三篇：热门专业学习之路2

笛秋白·2024-01-07 21:01

别人家的孩子

今天英语老师主动发了我信息，孩子的错题，原因在于他没有记住单词的意思，英语我们没有一个好的环境，只能慢慢来，孩子的学习之路还很长。四点半的时候带儿子去了架子鼓

刘韩旭妈妈·2024-01-07 20:43

英语▎我的学习之路——潘多拉口语课

感觉观看《非诚勿扰》已经是我家这段时间的固定不变的娱乐活动了，我老头简直是这个节目最忠诚的粉丝，新闻一放完必定就是调台到江苏卫视，可是这段特殊时期，综艺节目也没有新拍，所以我们每天就翻来覆去看以前的旧节目，今天，我终于忍不住了，在ipad上找了新一季的《非诚勿扰》投在电视上看，没想到，今年的新一季居然是《非诚勿扰》10年的周年庆，请回了这10年间牵手成功的男女嘉宾以及他们的宝宝，孟非说了一句话，“

Lor裔·2024-01-07 17:23

【FPGA基础篇】Xilinx FIFO详细解析

StandardReadFirst-WordFall-Through同时读写时序分析握手信号ProgrammableFlagsDataCountsNon-symmetricAspectRatiosFIFO作为FPGA

mrVillain·2024-01-07 13:48

【Xilinx FPGA】异步 FIFO 的复位

FIFO（First-In-First_Out，先入先出）是一种的存储器类型，在FPGA开发中通常用于数据缓存、位宽转换或者跨时钟域（多bit数据流）。

洋洋Young·2024-01-07 13:46

第210篇 2019.12.9

教育孩子是一门很深的学问，而且育子之路是一条漫长的学习之路，我一直相信，相伴孩子成长，父母付出多少就会收获多少。

Ladyboss安馨·2024-01-07 08:17

一起走的学习之路(226)

这两天挺忙碌的，但是也觉得挺有收获，因为在无形之中自己很有条理的解决了一些问题。这两天发生挺多事，第一是前天一个领导在给我打电话的时候，发现拨通我的电话显示的是天天上街林妈过桥抄手，于是领导就询问是什么情况，当时我倒是三言两语的搪塞过去了，但是如果这个问题持续存在势必会对我的工作造成非常大的影响。第二是之前方同学就将店铺大众点评运营这一块的任务交给了我，让我负责去做好大众点评店铺的分离工作。本来是

小米雨路·2024-01-07 03:52

通用异构参数服务器技术

这种设计需要能够适应不同的计算环境和任务需求，包括CPU、GPU、FPGA等不同的计算资源。为了实现这一目标，参数服务器采用了层次化的架构设计，包括数据层、计算层、通信层和应用层。

道亦无名·2024-01-07 02:32

基于FPGA的可编程AES加解密IP

ProgrammableAESEncryption/DecryptionIP可编程AES加解密IP可编程AES加解密IP提供了加解密算法功能，兼容美国国家标准与技术研究院（NIST）发布的高级加密标准(AES)：FIPSPUB197。结合FIPS197分组加密算法，可编程AES加解密IP具备5种加密模式：ECB，CBC，CFB，OFB，CTR，全部支持加密和解密功能，兼容美国国家标准与技术研究院（

FPGA IP·2024-01-07 00:43

基于LZO的高性能无损数据压缩IP

LZOAccel-CLZODataCompressionCore/无损数据压缩IPCoreLZOAccel-C是一个无损数据压缩引擎的FPGA硬件实现，兼容LZO2.10标准。

FPGA IP·2024-01-07 00:12

基于FPGA的高性能MD5加密IP

MD5EncryptionIPMD5加密IP完全兼容消息摘要算法MD5的实现。Core可以接收长达2^64-1bits的消息长度，按照512-bit大小对消息进行分块处理，并对不足512-bit的消息结尾进行补位以及消息长度值的添加，计算结果是产生128-bit的消息摘要。Core采用AMBAAXI4-Stream数据接口，非常易于被使用和集成。Core可以脱机、独立运行，释放CPU的数据加密密集

FPGA IP·2024-01-07 00:12

基于FPGA的SATA 3.0 Host 控制器

SATAHostCore可以集成到FPGA中，兼容SATA-1（1.5Gbps），SATA-2（3.0Gbps），SATA-3（6.0Gbps）工业级接口标准，为SATA设备提供一种高效且易于使用的接口

FPGA IP·2024-01-07 00:42

Vivado IP核之浮点数乘除法 Floating-point

目录前言一、浮点数乘除法示例二、Floating-pointIP核配置步骤1.乘法器配置2.除法器配置三、仿真1.顶层代码2.仿真代码四、仿真结果分析总结前言随着制造工艺的不断发展，现场可编程逻辑门阵列（FPGA

迎风打盹儿·2024-01-06 19:14

FPGA-VHDL-竞赛抢答器设计（平台实现）-2023

题目四：竞赛抢答器设计（平台实现）★抢答器的输入路数为8路；(8位二进制输入)当主持人宣布开始（拨下A7键时为有效），抢答时当某一方先按下按键，其他键则失效；用一个数码管显示抢中的路编号，并开始进行60秒倒计时（用两个数码管显示），时间到用一指示灯进行闪烁提示；A7键回位后，进行下一轮抢答。重要的事情说三遍：可以参考，不要伤害认真做的同学！可以参考，不要伤害认真做的同学！可以参考，不要伤害认真做的

-芒果酱-·2024-01-06 16:59

【LabVIEW FPGA入门】创建第一个LabVIEW FPGA程序

本教程仅以compactRIO（FPGA-RT）举例1.系统配置1.1软件安装FPGA-RT1.LabVIEWDevelopmentSystem(FullorProfessional)2.LabVIEWReal-TimeModule3

東方神山·2024-01-06 11:51

linux驱动-poll使用笔记

前言一个项目中使用了赛灵思的FPGA,需要fpga这边和arm这边进行数据通讯,通讯方式使用的是一段fpga和arm共享的ddr内存,把这块内存做了一个fifo,并通过中断出发,我在arm这边实现一个驱动来接收处理中断

zhangbin-eos·2024-01-06 11:20

大一，如何成为一名fpga工程师?

宸极FPGA_IC·2024-01-06 11:18

【紫光同创国产FPGA教程】——（PGL22G第二章）键控流水灯实验例程

www.meyesemi.com)适用于板卡型号：紫光同创PGL22G开发平台（盘古EU22K）一：盘古EU22K开发板简介盘古EU22K开发板共有11个翠绿LED灯，其中1个是电源指示灯（POWER）；2个是FPGA

小眼睛FPGA·2024-01-06 11:17

高速大面阵相机数据采集传输带宽分析与随笔

高速相机从CMOS读取数据，到FPGA进行处理，通过高速收发器GT系列，进行大数据量的传输，最后通过传输接口将数据转移到计算机。这里面传输数据量的瓶颈就是相机对外的传输接口

小海盗haner·2024-01-06 07:36

【心得杂记】简单聊聊限制高速面阵相机性能的因素

高速相机主要包括的核心部件有：CMOS、FPGA、传输接口。CMOS目前，CMOS国外和国内的厂商都很给力，基本也是看市场需求。最近接触的面阵相机，用的最多的就是长光辰芯Gpixel的CMOS。

小海盗haner·2024-01-06 06:33

小梅哥Xilinx FPGA学习笔记20——无源蜂鸣器驱动设计与验证（音乐发生器设计）

目录一：章节导读二：无源蜂鸣器驱动原理三：PWM发生器模块设计3.1PWM发生器模块框图3.2PWM发生器模块接口功能描述3.3PWM波生成设计文件代码3.4测试仿真文件3.5测试仿真结果3.6板级调试与验证之顶层文件设计四：基于PWM波的音乐发生器设计4.1“天空之城”乐谱4.2get_pitch模块的代码4.3rom配置4.4coe文件4.5顶层文件设计4.6仿真验证代码4.7仿真结果4.8板

都教授_·2024-01-06 04:39

小梅哥Xilinx FPGA学习笔记21——IP核之RAM实验

目录一:RAM简介1.1存储器的分类二：单端口ram配置2.1单端口RAM的框图2.2RAMIP核配置2.3RAM读写模块设计2.4顶层模块设计2.5仿真测试文件代码2.6仿真结果三：伪双端口配置（小梅哥）3.1伪双端口框图3.2详细配置流程图3.2激励文件设计代码3.3仿真结果四：伪双端口配置（正点原子）4.1RAM写模块设计4.2RAM读模块设计4.3顶层文件设计4.4仿真文件4.5仿真结果一

都教授_·2024-01-06 04:07

《幼小衔接：唤醒孩子学习力》一本能缓解你对于幼小衔接焦虑的书

一年一度的高考刚结束，中考即将到来，学习之路漫漫，除了中考和高考，关键的节点还有从幼儿园过渡到小学，小学是打基础的重要阶段，面对幼小衔接，家长们都严阵以待。

筱娴·2024-01-06 03:33

MATLAB/simulink HDLCoder生成DDS quartus项目

文章目录前言一、什么是HDLCoder二、使用步骤1.搭建simulink模型2.HDLCoder使用总结前言为了提升FPGA学习过程的生活品质，在此记录一下使用simulink搭建模型以后直接使用HDLCoder

萨文摩尔杰·2024-01-05 23:42

Simulink HDL Coder FPGA初级开发实践（三）按键消抖

前言：本栏目除特别说明以外，均采用的黑金AX7103开发板，该开发板时钟频率为200M，并且是双端时钟，因此在每个项目中都有一段原语将双端时钟变成200MHz的单端时钟。文章仅作为学习记录，如有不足请在评论区指出，博主不会对各位的问题作出解答，请谅解。博主深知网络上关于HDLCoder的资料十分稀少，特别是中文资料几乎没有，并且官方给出的例子大多挺难不适合入门，因此将自己摸索的过程记录下来，希望给

肆拾伍·2024-01-05 23:11

Simulink HDL Coder FPGA初级开发实践（一） LED呼吸灯

前言：本栏目除特别说明以外，均采用的黑金AX7103开发板，该开发板时钟频率为200M，并且是双端时钟，因此在每个项目中都有一段原语将双端时钟变成200MHz的单端时钟。文章仅作为学习记录，如有不足请在评论区指出，博主不会对各位的问题作出解答，请谅解。博主深知网络上关于HDLCoder的资料十分稀少，特别是中文资料几乎没有，并且官方给出的例子大多挺难不适合入门，因此将自己摸索的过程记录下来，希望给

肆拾伍·2024-01-05 23:10

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