FPGA学习之路

如何用FPGA输出正弦波、三角波等

如何用FPGA输出正弦波、三角波等一、开发工具二、步骤1、设置ROMIP核2、程序编写一、开发工具1、软件平台：Quartusll2、芯片：不重要二、步骤1、设置ROMIP核设置ROMIP核，根据使用的
第六个葫芦娃·2024-01-03 14:26

154-基于FMC 八路SFP+万兆光纤子卡

一、板卡概述本卡是一个FPGA夹层卡（FMC）模块，可提供高达8个SFP/SFP+模块接口，直接插入千兆位级收发器（MGT）的赛灵思FPGA。
Anin蓝天·2024-01-03 13:39

4 路 SFP+光纤接口 FMC 子板

板卡符合VITA57.1标准，可作为一个理想的IO模块通过FMC（HPC）耦合至FPGA的吉比特收发器（MGT）。
潘通·2024-01-03 13:35

两通道SFP+和单通道QSFP+万兆光纤子卡

板卡符合VITA57.1标准，可作为一个理想的IO模块通过FMC（HPC）耦合至FPGA的吉比特收发器（MGT）。
潘通·2024-01-03 13:35

2路 QSFP+ 万兆光纤FMC子卡

板卡符合VITA57.1标准，可作为一个理想的IO模块通过FMC（HPC）耦合至FPGA的吉比特收发器（MGT）。
潘通·2024-01-03 13:05

207-MC207-基于FMC 两路QSFP+光纤收发子卡

MC207-基于FMC两路QSFP+光纤收发子卡一、板卡概述本卡是一个FPGA夹层卡（FMC）模块，可提供高达2个QSFP/QSFP+模块接口，直接插入千兆位级收发器（MGT）的赛灵思FPGA。
hexiaoyan827·2024-01-03 13:04

通信与处理平台（全国产硬件平台）

1.JFM7K325T核心板JFM7K325T核心板是一款基于复旦微FPGA设计的高端工业级模块，采用100%全国产化设计。FPGA引脚资源通过工业级高速B2B连接器引出。
彬鸿科技·2024-01-03 13:31

FPGA系统性学习笔记连载_Day7 【半加器、全加器、16位加法器、16位减法器设计】 【原理及verilog实现、仿真】篇FPGA技术江湖

一、半加器概念半加器，就是y=a+b，不考虑进位，如下真值表，a、b表示2个相加的数，y表示和，Co表示结果有没有进位从真值表可以得出，y和Co的布尔表达式Y=(~a&b)|(a&~b)Co=a&b二、全加器全加器，就是y=a+b+c_up，要考虑进位，如下真值表，a、b表示2个相加的数，c_up表示低位向本位的进位标志，Co表示计算结果有没有向高位进位。从真值表可以得出，y和Co的布尔表达式y=
ONEFPGA·2024-01-03 13:03

2022-08-12

我走过的学习之路（2）【调干学员大学学习化学专业】在工农中学，接到紧急任务：为应对形势需要，提前毕业，于1960年4月1日被保送到黑龙江大学物理系学习尖端专业，从而开启了我的高等学校深造的大学学习阶段，
房老师391215·2024-01-03 09:57

《终身学习：哈佛毕业后的六堂课》

为了寻找答案，他用1年时光，旅行10万公里、花费50万美元，向20多位世界顶尖大师求教，自此走上终身学习之路。
惟唯问·2024-01-03 08:28

10天英语之路

加入读书营之后，在各位老铁的带动下，我开始启动自己的英语学习之路。英语流利说正好有14天的发音学习课程。自己的发音不好，从这里开始应该是不错的选择吧。
若心21·2024-01-03 08:22

FPGA 底层资源介绍

XilinxFPGA底层资源介绍本文转载自：瓜大三哥微信公众号XILINXFPGA芯片整体架构如下所示，整个芯片是以BANK进行划分的，不同的工艺、器件速度和对应的时钟具有不同的BANK数量（下面截图是以
疯狂的泰码君·2024-01-03 07:09

N1ghtBreeze ZYNQ与一般FPGA的区别

https://www.cnblogs.com/gary-zhang/p/15878443.html之前刚开始学FPGA的时候用的是基于spartan的FPGA开发板，当上手ZYNQ后一直以为ZYNQ就是在资源上做了升级
疯狂的泰码君·2024-01-03 07:39

【紫光同创国产FPGA教程】——（PGL22G第一章）LED流水灯实验例程

www.meyesemi.com)适用于板卡型号：紫光同创PGL22G开发平台（盘古EU22K）一：盘古EU22K开发板简介盘古EU22K开发板共有11个翠绿LED灯，其中1个是电源指示灯（POWER）；2个是FPGA
小眼睛FPGA·2024-01-03 06:00

本周很重要

由于自身的学历、见识、成就和影响力不足以带动孩子，榜样的力量不足，想要引领孩子踏上终身学习之路，光靠苦口婆心地说是没有太大用处的，甚至还会招来各种怼。
梅桂之约·2024-01-03 06:34

CPU/FPGA/专用 IC 访问外挂存储器等必须进行时序分析

CPU、FPGA（现场可编程门阵列）和专用集成电路（IC）访问外挂存储器时必须进行时序分析的原因是为了确保数据的正确性和系统的稳定性。
手搓机械·2024-01-03 02:31

气场

感觉自己的不同，从开启学习之路后，我就像开了挂似的，整个人发生了很大的变化。由内而外，用爸妈的话，就是去参加洗脑培训班了。
AnnaFan·2024-01-03 02:06

【转】为什么FPGA难学？是因为你还没搞清背后的根源

经常看到有初学者的提问，本人零基础，想学FPGA，求有经验的人说说，我应该从哪入手，应该看什么教程，应该用什么学习板和开发板，看什么书等，希望有经验的好心人能够给我一些引导。FPGA到底怎么学呢？
刻一·2024-01-02 22:08

FPGA——三段式状态机(1)

状态机全称是有限状态机（FiniteStateMachine、FSM），是表示有限个状态以及在这些状态之间的转移和动作等行为的数学模型。状态机可根据控制信号完成预定的状态转换，由组合逻辑电路和寄存器组成，可由状态转换表或状态转换图描述。输出只和当前状态有关而与输入无关成为Moore型状态机，输出和当前状态、输入都有关称为Mealy型状态机。1、状态机标准好的状态机的标准很多，最重要的几个方面如下：
发光中请勿扰·2024-01-02 19:44

FPGA 状态机(FSM)的三段式推荐写法

用一段式建模FSM的寄存器输出的时候，必须要综合考虑现态在何种状态转移条件下会进入哪些次态，然后在每个现态的case分支下分别描述每个次态的输出，这显然不符合思维习惯；而三段式建模描述FSM的状态机输出时，只需指定case敏感表为次态寄存器，然后直接在每个次态的case分支中描述该状态的输出即可，根本不用考虑状态转移条件。本例的FSM很简单，如果设计的FSM相对复杂，三段式的描述优势就会凸显出来。
neufeifatonju·2024-01-02 19:44

FPGA系统性学习笔记连载_Day16【状态机：一段式、二段式、三段式】 【原理及verilog仿真】篇

一、状态机再次给出状态机的示意图：1.1、摩尔型，输出只与状态寄存器的输出状态有关1.2、米粒型，输出不仅与状态寄存器的输出状态有关，还与组合逻辑的输入有关二、一段式、二段式、三段式区别根据状态机的结构，状态机描述方式可分为：一段式、二段式、三段式1.1、一段式整个状态机写到一个always模块里面。在该模块中既描述状态转移，又描述状态的输入和输出。1.2、二段式用两个always模块来描述状态机
ONEFPGA·2024-01-02 19:43

【二段式状态机】 fsm 输出打一拍写法

https://blog.csdn.net/ONEFPGA/article/details/125297745fsm2processmoduleauto_sell(inputclk,inputrst_n
黄埔数据分析·2024-01-02 19:43

vue3学习之路

reactive,ref响应式数据letnum=reactive(0)//reactive中是简单数据类型，不会自动响应到页面中，除非有对象类型要响应才会跟着响应到页面constobj=reactive({num:0,name:'malinshu'})constadd=()=>{num++;obj.num++;obj.name=obj.name+'--'}letactiveNum=ref(0)//
码林鼠·2024-01-02 17:30

【Linux学习之路】—— 快速搭建一个FTP服务器

1.FTP是什么？FTP（FileTransferProtocol，文件传输协议）是TCP/IP协议组中的协议之一。FTP协议包括两个组成部分，其一为FTP服务器，其二为FTP客户端。其中FTP服务器用来存储文件，用户可以使用FTP客户端通过FTP协议访问位于FTP服务器上的资源。在开发网站的时候，通常利用FTP协议把网页或程序传到Web服务器上。此外，由于FTP传输效率非常高，在网络上传输大的文
VinkoK·2024-01-02 14:52

FPGA1—ROM存储经千兆以太网口到Qt上位机显示2022-10-23

1.场景：将存储在FPGA片上BlockRAM中的图片数据通过网口传输到上位机显示，目标是FPGA通过网口发送图片，其大小为1920*1200，位深为8bit，30fps,上位机可以实时显示即可。
晓晓暮雨潇潇·2024-01-02 13:49

C1--Vivado配置VS Code文本编辑器环境2022-07-21

文本编辑器有很多选择，例如Notepad、SublimeText、VSCode等，选择一款适合自己的编辑器，有助于养成自己的代码风格并为FPGA开发提供极大方便。
晓晓暮雨潇潇·2024-01-02 13:48

E10—10G subsystem Ethernet IP实现万兆以太网上下位机通信

1.简介当前多数PC集成的网卡多数是千兆以太网卡，因此通过介质实现PC与FPGA的通信需要使用专用的转接卡，转接卡就是将光介质进来的数据通过PCIE接口传递给CPU，以此实现通信。
晓晓暮雨潇潇·2024-01-02 13:46

中科亿海微UART协议

FPGA（现场可编程门阵列）作为一种灵活可编程的硬件平台，为实现高度定制化的UART通信提供了强大的功能。本文旨在介绍FPGA中UART协议的实现原理和技术细节。
小五头·2024-01-02 09:48

书籍分享 | 分享一本FPGA开发学习书籍

《基于FPGA的数字图像处理原理及应用》是一本专注于数字图像处理领域的经典著作。
SteveRocket·2024-01-02 06:19

移动FPGA使用Verilog图像处理verilator模拟和ice40执行

该项目围绕一个中央图像处理模块image_processing.v展开，该模块可以包含在使用verilator的模拟环境中，也可以包含在ice40Ultraplusfpga的top.v中。
亚图跨际·2024-01-02 00:50

Verilog视频信号图形显示 FPGA(iCE40)

您需要一块带视频输出的FPGA板。我们将在640x480下工作，几乎任何视频输出都可以在此像素工作。它有助于轻松地对FPGA板进行编程并相当熟悉Verilog。
亚图跨际·2024-01-02 00:17

正点原子FPGA学习笔记1——搭建一个时钟IP核，基于达芬奇开发板 A7

目录实验要求:1.电荷泵锁相环(CPPLL)，重要名词：PFD、CP、LF、VCO2.AXI4-Lite协议、DRP接口——动态调整输出时钟频率的作用3.查看时钟输出实验要求:正点原子，利用时钟IP核，得到4个时钟输出：1.电荷泵锁相环(CPPLL)，重要名词：PFD、CP、LF、VCO学习文章地址：http://t.csdn.cn/SYGIr2.AXI4-Lite协议、DRP接口——动态调整输出
Sean--Lu·2024-01-01 23:52

数字逻辑与计算机设计实验 FPGA数字钟(Verilog)

改自wolai笔记FPGA数字钟(Verilog)项目源代码已上传至github：houhuawei23/DDCA_2022目录实验9FPGA数字钟实验分析：实现思路：硬件支持：硬件描述语言代码编写：1
华仔142·2024-01-01 23:52

FPGA项目（13）——基于FPGA的电梯控制系统

随着EDA技术的发展，FPGA已广泛应用于各项电子设计中，本设计即利用FPGA来实现对电梯控制系统的设计。
嵌入式小李·2024-01-01 23:22

fpga加载程序慢_FPGA设计经验谈 —— 10年FPGA开发经验的工程师肺腑之言

FPGA设计经验谈——10年FPGA开发经验的工程师肺腑之言2014年08月08日作者：friends从大学时代第一次接触FPGA至今已有10多年的时间。
张腾岳·2024-01-01 23:22

基于Basys3设计的FPGA多功能电子琴

基于Basys3设计的多功能电子琴——复旦大学《数字逻辑基础(H)》2022年秋设计报告文章目录基于Basys3设计的多功能电子琴——复旦大学《数字逻辑基础(H)》2022年秋设计报告一，项目简介1.1项目描述1.2项目背景1.3独立设计声明二，硬件设计思路2.1Basys3开发板2.1.1琴键分配——参考古筝2.1.2模式选择开关2.1.3总体分配图2.2VGA2.3蜂鸣器三，代码编写思路3.1
冯之烨·2024-01-01 23:51

FPGA/数字IC手撕代码8——秒表计数器

深度学习/机器视觉/数字IC/FPGA/算法手撕代码目录总汇目录秒表计数器1.程序2.测试3.仿真结果4.分析
fpga和matlab·2024-01-01 23:21

FPGA项目（14）——基于FPGA的数字秒表设计

1.功能设计设计内容及要求:1.秒表最大计时范围为99分59.99秒2.6位数码管显示，分辨率为0.01秒3.具有清零、启动计时、暂停及继续计时等功能4.控制操作按键不超过二个。2.设计思路所采用的时钟为50M，先对时钟进行分频，得到100HZ频率的信号，然后在该信号的驱动下，对秒表的各个单位进行累加分频的代码为：modulefenpin(inputclk_in,//输入的时钟50Minputrs
嵌入式小李·2024-01-01 23:19

我和DISC的结缘之路

初知之印痕我是2018年4月才开始线上学习之路的，第一次听说DISC源于一次美丽的会面。得知社群中一个小伙伴到我所在的城市出差，于是积极主动地勾搭了一如，请她和妈妈吃饭。
第七片雪·2024-01-01 23:31

C++内存管理

个人名片：作者简介：一名乐于分享在学习道路上收获的大二在校生‍❄个人主页：GOTXX个人WeChat：ILXOXVJE本文由GOTXX原创，首发CSDN系列专栏：零基础学习C语言-----数据结构的学习之路每日一句
GOTXX·2024-01-01 21:43

【2023年终总结】 | 时光之舟：乘载着回忆与希望穿越2023，抵达2024

文章目录1回忆2希望1回忆2023年对我来说是非常梦幻的一年，我在2023年初的时候确认去做AI方向，在这之前我尝试了前端开发，移动App开发，云FPGA等方向，但是感觉自己都不是很喜欢，然后就开始尝试新的方向
Qodi·2024-01-01 19:01

LMX2571 芯片配置Verliog SPI驱动

前言本实验使用ZYNQ的PL(FPGA)对LMX2571芯片进行配置，以下连接为相关的原理和软件使用资料。
伊丽莎白鹅·2024-01-01 17:09

Intel金融加速卡计算库及FPGA期权定价应用

作者：喻伟东方证券FPGA加速应用负责人/黄琦IntelFPGA金融加速产品经理联系邮箱：[email protected]/个人微信号：yuwei_1119近年来，在互联网、大数据、人工智能和云计算为代表的现代科技迅猛发展下
yuwei1119·2024-01-01 17:52

FPGA时序分析与约束（0）——目录与传送门

一、简介关于时序分析和约束的学习似乎是学习FPGA的一道分水岭，似乎只有理解了时序约束才能算是真正入门了FPGA，对于FPGA从业者或者未来想要从事FPGA开发的工程师来说，时序约束可以说是一道躲不过去的坎
apple_ttt·2024-01-01 13:23

一起走的学习之路(260)

这两天到苏州，天津出差，由于行程比较赶，几乎每天晚上，说晚上回到酒店都是十点过11点，今天刚好十点半回到酒店，就来记录一下，这两天的行程。说实话，以前到一个城市，不会去看这个城市的建设，只会去那些知名的景点，走走，看看就行，也仅仅是凭借自己的印象来判断一个城市的好坏。这次记着出差的机会，好好看了一下，苏州和天津两个城市的建设和发展。这两个城市都算得上市发展的比较好，比较出名的城市，苏州市文明的园林
小米雨路·2024-01-01 12:31

常见时钟约束（源同步）

FPGA和外部芯片的同步通信接口，根据时钟来源可以分为系统同步接口和源同步接口。FPGA与外部芯片之间的通信时钟都由外部同一时钟源（系统时钟）产生时，称为系统同步接口。
be to FPGAer·2024-01-01 12:17

基于FPGA的时钟（简易版）

实现功能：1.上电后从00-00-00开始计时；2.通过串口可以改变时钟，同时以修改后的数值为基础继续计时；欢迎大家一起探讨！！！//-----------------------------------------------------------------------------//Copyright(c)2022-2023Allrightsreserved//--------------
be to FPGAer·2024-01-01 12:17

《精力管理》DAY2

一、将有关睡眠内容讲给妈妈听二、1.我在本讲中的收获：（1）成人的学习之路：初级学习者--高级学习者--拆书家初级学习者：以书本中的知识为学习中心高级学习者：对自己的能力提升负责，并且自己设计刻意实践的内容进入社会后
小草莓_Ariel·2024-01-01 11:31

UniswapV2合约学习之路（一） 【ExampleFlashSwap】2020-12-29

记得朋友圈看到过一句话，如果Defi是以太坊的皇冠，那么Uniswap就是这顶皇冠中的明珠。Uniswap目前已经是V2版本，相对V1，它的功能更加全面优化，然而其合约源码却并不复杂。本文为个人学习UniswapV2源码的系列记录文章。本学习过程引用自博客pragmasolidity=0.6.6;//导入UniswapV1版本的factory合约接口和交易对接口import'./interface
滕王阁配黑马打火机·2024-01-01 07:42

【日更挑战DAY-33】冷静，反思，归零

我想提高口语水平，于是就立刻报班，然后就能得到大家的一致表扬，还顺便入了字幕组；我想学UI，于是立刻就报班，然后就开启学习之路，幻想着学会一项技能，或是转行，或者做个斜杆青
beautyzhao·2024-01-01 02:52
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