FPGA小项目

FPGA 原理图细节--画引脚

BGA引脚表示1.1FPGA此引脚要正确和清晰，会在“PackagePin”中用到次物理接口1.2,MCU只用管对应的GPIO逻辑接口就可以了标识Bank电平标识出对应Bank的电平，在电路设计中可以清晰的知道对应的脚位输出电平
Kent Gu·2024-01-17 01:15

FPGA(主机)STM32(从机)SPI通信(HAL库实现)

FPGA作主机，传输ADC的数据STM32F4作从机。
花椒且喵酱·2024-01-16 23:28

FPGA四选一的多路选择器（用三元运算符?:解决）

在FPGA设计中，这种条件运算符通常用于逻辑电路的组合和时序逻辑设计。通过使用条件运算符，可以根据不同
我来挖坑啦·2024-01-16 22:52

FPGA 移位运算与乘法

项目经验：在FPGA中实现乘法器确实需要消耗一定的资源。这包括
我来挖坑啦·2024-01-16 22:16

【FPGA & Modsim】 抢答器设计

实验题目：抢答器设计实验目的：掌握应用数字逻辑设计集成开发环境进行抢答器设计的方法；掌握时序逻辑电路设计的过程。实验内容：1、设计支持3名参赛者的抢答器，并具有主持人控制的复位功能；2、当一名参赛者按下抢答键时，对应的LED灯亮起，屏蔽其他选手；3、分析实验结果，验证电路的功能是否符合设计要求。实验步骤：1、在数字逻辑集成开发环境中新建一个抢答器工程；2、编写VerilogHDL源程序；3、编译和
去追远风·2024-01-16 18:09

几种富文本编辑器Editor比较

总结：小项目，可以用用，不推荐使用。2、kindeditor界面类似百度，效果很像文档齐全但用例较少，使用还算方便。缺点：总感觉样子不是很好看，没有现代那种风格，还是老式的传统图标。http:/
Splendid飞羽·2024-01-16 15:07

Python数据分析案例31——中国A股的月份效应研究(方差分析，虚拟变量回归)

案例背景本次案例是博主本科在行为金融学课程上做的一个小项目，最近看很多经管类的学生作业都很需要，我就用python来重新做了一遍。
阡之尘埃·2024-01-16 14:49

Flask 项目怎么配置并创建第一个小项目？附上完成第一个小案例截图

目录1.为什么要学习flask？2.flask是什么？3.flask如何使用？要安装Flask，可以按照以下步骤进行：4.使用流程4.1.新建项目4.1.1.打开pycharm，新建项目4.1.2.设置目录，并添加环境4.1.3.找到之前创建的虚拟环境4.1.4.然后点击OK4.1.5.注意，项目目录和环境目录不一样4.1.6.右键运行，测试是否可用4.2.创建一个子目录的包4.2.1.在上面的包
小助手python·2024-01-16 13:18

Fpga开发笔记（二）：高云FPGA发开发软件Gowin和高云fpga基本开发过程

article/details/135620590红胖子网络科技博文大全：开发技术集合（包含Qt实用技术、树莓派、三维、OpenCV、OpenGL、ffmpeg、OSG、单片机、软硬结合等等）持续更新中…FPGA
长沙红胖子Qt软件开发·2024-01-16 13:17

【XILINX】Vivado 生成msc文件出现[Writecfgmem 68-4] Bitstream at address 0x00000000 has size 84989156 bytes

Bitstreamataddress0x00000000hassize84989156byteswhichcannotfitinmemoryofsize8388608bytes.MCS和Bit文件BIT-->JTAG-->FPGA
神仙约架·2024-01-16 12:10

【INTEL（ALTERA）】Quartus无法为 F-Tile PMA/FEC Direct PHY 英特尔® FPGA IP启用锁定至参考 （LTR） 模式在，怎么办

说明由于英特尔®Quartus®PrimeProEdition软件23.1及更早版本存在问题，无法为F-TilePMA/FECDirectPHY英特尔®FPGAIP启用锁定至参考（LTR）模式。
神仙约架·2024-01-16 12:40

【FPGA & Modsim】数字频率计

moduleflag(clk,rst_n,cnt);inputclk;inputrst_n;output[2:0]cnt;reg[31:0]count;reg[2:0]cnt;always@(posedgeclkornegedgerst_n)beginif(~rst_n)begincount=32'd24999)begincnt=3'd6)begincnt==1'b1)beginbcd_valid
去追远风·2024-01-16 12:10

【INTEL（ALTERA）】错误 （19021）：相同的文件名 xx 用于不同的 IP 文件。同一个名称不能用于多个 IP 文件。

说明由于在英特尔®Quartus®PrimeProEdition软件版本22.3上运行CVP设计时出现问题，使用IP升级工具自动更新复位释放英特尔®FPGAIP可能会导致同一IP的.qip和.ip文件包含在英特尔
神仙约架·2024-01-16 12:36

Zynq7020 使用 Video Processing Subsystem 实现图像缩放

1、前言没玩过图像缩放都不好意思说自己玩儿过FPGA，这是CSDN某大佬说过的一句话，鄙人深信不疑。。。
攻城狮Wayne·2024-01-16 12:17

基于arduino的超声波小风扇

基于arduino的超声波小风扇常见BUG及解决方法(文章目录)前言例如：随着嵌入式的不断发展，嵌入式这门技术也越来越重要，很多人都开启了学习嵌入式，本文就介绍了一个基于arduino的超声波风扇小项目
物联网攻城狮·2024-01-16 12:02

C/C++高薪程序员学习资料分享(成神之路)

学习其他语言可能十天半个月就能做出一些小项目，但C++学10年都不敢说自己精通，新手很容易陷入崩溃，从入门到弃坑。
码之有道·2024-01-16 11:45

FPGA时序分析实例篇(上)------逻辑重组和DSP资源合理利用

声明：本文章转载自FPGA开源工坊，作者xiaotudou在开始之前，有个预备知识：当时序不满足下列给出的图的要求时，STA分析(静态时序分析)会报错，在低频时可能忽略不计可以正常运行，但是频率上去之后很有可能会导致电路功能的错误
芯想是陈·2024-01-16 10:40

FPGA时序分析实例篇(下)------底层资源刨析之FDCE和Carry进位链的合理利用

声明：本文章部分转载自傅里叶的猫，作者猫叔本文章部分转载自FPGA探索者，作者肉娃娃本文以Xilinx7系列FPGA底层资源为例。
芯想是陈·2024-01-16 10:40

FPGA节省资源篇------正确处理设计优先级

本文将介绍一种FPGA设计技术，该技术可以改变FPGA设计的规模大小和使用性能。单级逻辑你可以在Xilinx的FPGA中使用可配置逻辑块CLB中的查找表LUT和触发器DFF来实现简单的
芯想是陈·2024-01-16 10:40

基于FPGA的UART多字节环回实验verilog代码(含帧头帧尾和解码部分)

带仿真工程，数据帧格式如下图：发送数据为：aaff03000E03B186100040011100000000000000110000000000111155CC效果如图：仿真效果图：参考以下文章和视频：FPGA
芯想是陈·2024-01-16 10:10

Verilog语法——6.测试文件使用for和random语句进行赋值

参考资料【明德扬_verilog零基础入门语法HDL仿真快速掌握-手把手教你写FPGA/ASIC代码设计流程中的应用】6.测试文件使用for和random语句进行赋值6.1for语句的使用题目要求：涉及到
鸥梨菌Honevid·2024-01-16 10:09

FPGA引脚 & Bank认知--FPGA 选型的一些常识

关键字HPI/OBanks,HighperformanceTheHPI/Obanksaredeisgnedtomeettheperformancerequirementsofhigh-speedmemoryandotherchip-to-chipinterfacewithvoltagesupto1.8V.HRI/OBanks,HighRangeTheHRI/Obanksaredesignedtos
Kent Gu·2024-01-16 10:09

【FPGA & Modsim】数字时钟

实验题目：数字时钟设计实验目的：掌握数字时钟的工作原理；掌握使用数字逻辑设计集成开发环境分模块设计数字时钟的方法。实验内容：1、创建一个数字时钟工程，使用六位数码管实时显示时/分/秒。3、时钟应具有稳定的计时功能，能够连续运行并准确显示时间。实验步骤：1、明确实验要求，确定系统功能，设计整体方案。2、按照实现功能将数字时钟设计系统划分为时钟基准、显示驱动、按键控制等模块。3、使用VerilogHD
去追远风·2024-01-16 10:39

【FPGA & Modsim】序列检测

实验题目：序列检测器设计实验目的：掌握应用数字逻辑设计集成开发环境进行序列检测器设计的方法；掌握时序逻辑电路设计的过程。实验内容：1、设计一个序列检测器，用于检测输入数据中的特定序列“10010”。2、实现一个电路，当检测到该序列时，输出为1，否则为0。3、分析实验结果，验证电路的功能是否符合设计要求。实验步骤：1、在数字逻辑集成开发环境中新建一个序列检测器工程；2、编写VerilogHDL源程序
去追远风·2024-01-16 10:39

【FPGA & Verilog】4bitBCD码加法器+7段数码管

顶层文件：moduleadd_bcd(input[9:0]I_1,input[9:0]I_0,inputclk,inputrst_n,output[7:0]seg,output[7:0]value,outputselect,output[3:0]encode_1,output[3:0]encode_0,output[3:0]high_bit,output[3:0]low_bit);assignva
去追远风·2024-01-16 10:09

数字前端/FPGA设计——握手与反压问题

声明：本文来自0431大小回前言：在芯片设计或者FPGA设计过程中，流水设计是经常用到的，但是考虑数据安全性，需要与前后级模块进行握手通信，这时候就需要对流水数据进行反压处理，本文将具体介绍握手与反压。
芯想是陈·2024-01-16 10:38

时空联合3D降噪算法

声明：以下文章转载自疯狂的FPGA，作者CrazyFPGA1为什么要降噪？
芯想是陈·2024-01-16 08:25

java项目中访问页面_Java项目中如何访问WEB-INF下jsp页面

Java小项目中WEB-INF下jsp页面如何访问一：一般为啥要把jsp页面放在WEB-INF呐？
飞翔的忧郁·2024-01-16 03:24

Python小项目：基于tkinter开发邮件发送程序

文章目录1前言2项目概述2.1项目目标2.2功能列表2.3技术概述3代码详解4用户操作手册步骤1：安装依赖库步骤2：登录QQ邮箱开启SMPT服务（很重要）步骤3：填写发件人信息步骤4：填写收件人信息步骤5：填写邮件信息步骤6：发送邮件注意事项5结语1前言在当今的数字化时代，电子邮件已成为了我们日常生活中不可或缺的一部分。无论是在私人生活还是商业领域，电子邮件的使用频率和重要性都不可低估。然而，对于
蓝色是天·2024-01-16 03:17

FPGA之LUT

由于FPGA需要被反复烧写,它实现组合逻辑的基本结构不可能像ASIC那样通过固定的与非门来完成,而只能采用一种易于反复配置的结构。
行者..................·2024-01-16 01:04

FPGA开发设计

一、概述FPGA是可编程逻辑器件的一种，本质上是一种高密度可编程逻辑器件。FPGA的灵活性高、开发周期短、并行性高、具备可重构特性，是一种广泛应用的半定制电路。
KGback·2024-01-16 00:27

FPGA在工业缺陷检测上的应用实践

目录1.背景2.现状3.FPGA在工业缺陷检测中的优势4.FPGA在工业缺陷检测中的应用实践5.主流的检测算法6.工业缺陷检测及应用场景7.FPGA在工业缺陷检测中的未来发展趋势8.方法9.未来发展方向注意
SteveRocket·2024-01-15 19:20

快速入门系列--AXI总线协议

最近想写一篇关于ZYNQ快速入门的文章，而由于ZYNQ的精髓实质上是如何建立ARM和FPGA之间的联系，所以准备先写一篇关于AXI协议快速入门的文章来打一下基础，也是顺便让我回忆一下AXI协议。
小林家的龙小年·2024-01-15 17:10

快速入门系列--FPGA中的时序分析与约束

一、前言时序分析，是所有的FPGA工程师在成长过程中都绕不开的技术，由于在一开始我们学FPGA的时候设计的系统都是低速简单的，所以就使得时序分析看起来好像并没有卵用，我不学我的系统照样可以跑起来啊，于是慢慢忽视了这一部分的学习
小林家的龙小年·2024-01-15 17:39

FPGA中的乒乓操作思想

乒乓操作的思想乒乓操作主要是为了处理，输入时钟和输出时钟不匹配的问题，也可以算跨时钟处理对于乒乓操作我主要参考了野火的文档，以及下面这篇文章彻底弄懂乒乓操作与并行化_快，快去救列宁！的博客-CSDN博客_乒乓buffer下面开始进入正文比如假如我现在要处理一系列的数据，数据的输入时钟是100M，但是输出数据的时钟受外部的设备限制，只能有50M时钟，那么也就是说，在相同的时间内，输入了100个数据，
小林家的龙小年·2024-01-15 17:09

FPGA流水线除法器（Verilog）原理及实现

FPGA流水线除法器（Verilog）原理及实现流水线除法器原理  除法器的计算过程如下图所示。计算步骤假设数值的位宽为N。
锅巴不加盐·2024-01-15 17:07

FPGA, CPU, GPU, ASIC区别，FPGA为何这么牛

一、为什么使用FPGA？众所周知，通用处理器（CPU）的摩尔定律已入暮年，而机器学习和Web服务的规模却在指数级增长。
自恋的情剩·2024-01-15 16:38

通过生成mcs、bin文件将程序固化到FPGA

通过将程序固化到FPGA，可以做到断电不丢失程序，上电之后就自动启动程序的作用，整个固化步骤主要分为3步，一是修改约束文件，二是生成mcs或bin文件，三是将程序固化到开发板flash1.修改约束文件生成固化文件之前
EfunStudy·2024-01-15 14:00

FPGA概述

文章目录1.什么是FPGA2.学习FPGA有什么用3.学习FPGA需要何种先决条件1.什么是FPGA这个问题太low了，身处数字时代，从事电子信息行业，居然不知道FPGA？岂非笑谈？
中年阿甘·2024-01-15 05:28

SpringBoot 入门教程

SSM项目的所有类，这是用SSM整合一个搜索书籍种类和呈现的前端和后端的ssm的小项目。
YoYoYoWhatIsUp·2024-01-15 04:26

【NI国产替代】USB‑7846 Kintex-7 160T FPGA，500 kS/s多功能可重配置I/O设备

Kintex-7160TFPGA，500kS/s多功能可重配置I/O设备USB‑7846具有用户可编程FPGA，可用于高性能板载处理和对I/O信号进行直接控制，以确保系统定时和同步的完全灵活性。
深圳信迈科技DSP+ARM+FPGA·2024-01-15 02:32

运算放大器相关知识总结（1）

1、前言最近做了一个小项目，这个项目是研发一款阻抗测量仪。这个阻抗测量仪可以测量人体在不同频率下的生物电阻抗，该设备的核心是模拟电路，技术难点是减小模拟电路噪声。
liyinuo2017·2024-01-15 01:49

具于xilinx FPGA的可动态配置DDS频率控制字的DDS IP核使用例程详解

目录1概述2IPexamples功能3IP使用例程4注意事项5DDSIPExamples下载位置1概述本文用于讲解xilinxIP的ddsipexamples（动态配置频率）的功能说明，方便使用者快速上手。2IPexamples功能本examples是月隐编写的针对DDS的使用demo，实现通过vio控制频率控制字来调整DDS的输出频率，为大家演示一个可动态配置DDS频率的例程。例程的平台：1）硬
风中月隐·2024-01-14 22:48

2023你一定要知道的信息差项目，盘点几个信息差项目

今天和大家分享几个2023年可以借势逆袭的副业思路，挣米就八个字：拥抱趋势、聚焦优势，某红书电商是很有潜力的，平台种草火属性强，用户90％以上女性消费力强，几乎不用什么大投入，就是不错的小项目，普通人也可以去尝试
高省张导师·2024-01-14 21:16

SDRAM小项目——刷新模块

记录了SDRAM控制器进行初始化配置后的刷新模块。SDRAM要进行不停地刷新保证数据的存在，因为SDRAM类似于电容，每次放电结束后数据都会丢失，所以要进行不断地刷新，刷新间隔为15us。控制器状态从开始的idle状态到仲裁状态，在仲裁状态下进行刷新，读，写状态的跳转。在仲裁状态下接收到刷新请求，发送刷新使能，状态转到刷新状态，当刷新结束后发送刷新结束标志，状态跳转到仲裁状态。文档信息：首先进行p
小天才dhsb·2024-01-14 18:46

SDRAM小项目——SDRAM初始化配置

主要写了SDRAM的初始化模块，注重文档信息的查找，时序图的设计，SDRAM仿真插件的使用。文档信息：根据文档说明，SDRAM在使用之前必须先进行初始化初始化之前要进行100us的延迟，在100us内除了INHIBIT和NOP命令，其他命令都不可以执行，时序图如下：CLK为系统时钟，根据时序图，在100us的延迟后执行precharge命令，在经过trp时间后进行autorefresh命令，经过t
小天才dhsb·2024-01-14 18:16

SDRAM小项目——uart发送模块

数据的输入：数据的输入是uart接收模块的输出：串—并—串（接收到的外部的串行数据进入内部寄存器转化为并行数据，再由内部寄存器读出，输出表现为串行数据），接收到的输入信号为tx_flag（po_trig）和tx_data[7:0]。内部的中间变量：tx_data_reg：为寄存器存储输入并行数据tx_flag：当开始发送数据的时候为高，停止发送数据时候为低baud_cnt:波特计数器，发送一个波特
小天才dhsb·2024-01-14 18:16

SDRAM小项目——写模块

写模块跟着视频看了一个多星期，一开始始终有点弄不清楚，现在记录一下理解的过程。阅读文档信息：首先阅读文档信息，了解SDRAM写过程的状态转换和时序图SDRAM整体状态流程如图所示：在SDRAM整体系统中，若要进入写模块，则需要从idle状态首先激活一行（row_acttive），再进入写状态（write），发送precharge命令跳出写状态。WRITEA状态不使用，因为当处于WRITEA状态时，
小天才dhsb·2024-01-14 18:57

FPGA_ZYNQ_XADC

提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档文章目录前言一、ADC介绍二、使用步骤1.搭建FPGABD工程1.1新建工程1.2搭建FPGABD工程1.3生成bit文件导入硬件加载SDK2
小白520号·2024-01-14 15:04

FPGA---新手常见问题(FPGA_Vivado_Error)

1，如何快速找到开发板的各个功能管脚？1）查看用户手册2）网站查找开发板引脚信息表（主板引脚信息）3）相关论坛帖子2，生成bit文件不成功怎么办，问题原因和解决方法，以及例外解决方法？【错误现象】[DRCNSTD-1]UnspecifiedI/OStandard:4outof4logicalportsuseI/Ostandard(IOSTANDARD)value'DEFAULT',insteado
伊宇韵·2024-01-14 15:04
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