FPGA开发项目第16页

FPGA时序分析实例篇(下)------底层资源刨析之FDCE和Carry进位链的合理利用

声明：本文章部分转载自傅里叶的猫，作者猫叔本文章部分转载自FPGA探索者，作者肉娃娃本文以Xilinx7系列FPGA底层资源为例。

芯想是陈·2024-01-16 10:40

FPGA节省资源篇------正确处理设计优先级

本文将介绍一种FPGA设计技术，该技术可以改变FPGA设计的规模大小和使用性能。单级逻辑你可以在Xilinx的FPGA中使用可配置逻辑块CLB中的查找表LUT和触发器DFF来实现简单的

芯想是陈·2024-01-16 10:40

基于FPGA的UART多字节环回实验verilog代码(含帧头帧尾和解码部分)

带仿真工程，数据帧格式如下图：发送数据为：aaff03000E03B186100040011100000000000000110000000000111155CC效果如图：仿真效果图：参考以下文章和视频：FPGA

芯想是陈·2024-01-16 10:10

Verilog语法——6.测试文件使用for和random语句进行赋值

参考资料【明德扬_verilog零基础入门语法HDL仿真快速掌握-手把手教你写FPGA/ASIC代码设计流程中的应用】6.测试文件使用for和random语句进行赋值6.1for语句的使用题目要求：涉及到

鸥梨菌Honevid·2024-01-16 10:09

FPGA引脚 & Bank认知--FPGA 选型的一些常识

关键字HPI/OBanks,HighperformanceTheHPI/Obanksaredeisgnedtomeettheperformancerequirementsofhigh-speedmemoryandotherchip-to-chipinterfacewithvoltagesupto1.8V.HRI/OBanks,HighRangeTheHRI/Obanksaredesignedtos

Kent Gu·2024-01-16 10:09

【FPGA & Modsim】数字时钟

实验题目：数字时钟设计实验目的：掌握数字时钟的工作原理；掌握使用数字逻辑设计集成开发环境分模块设计数字时钟的方法。实验内容：1、创建一个数字时钟工程，使用六位数码管实时显示时/分/秒。3、时钟应具有稳定的计时功能，能够连续运行并准确显示时间。实验步骤：1、明确实验要求，确定系统功能，设计整体方案。2、按照实现功能将数字时钟设计系统划分为时钟基准、显示驱动、按键控制等模块。3、使用VerilogHD

去追远风·2024-01-16 10:39

【FPGA & Modsim】序列检测

实验题目：序列检测器设计实验目的：掌握应用数字逻辑设计集成开发环境进行序列检测器设计的方法；掌握时序逻辑电路设计的过程。实验内容：1、设计一个序列检测器，用于检测输入数据中的特定序列“10010”。2、实现一个电路，当检测到该序列时，输出为1，否则为0。3、分析实验结果，验证电路的功能是否符合设计要求。实验步骤：1、在数字逻辑集成开发环境中新建一个序列检测器工程；2、编写VerilogHDL源程序

去追远风·2024-01-16 10:39

【FPGA & Verilog】4bitBCD码加法器+7段数码管

顶层文件：moduleadd_bcd(input[9:0]I_1,input[9:0]I_0,inputclk,inputrst_n,output[7:0]seg,output[7:0]value,outputselect,output[3:0]encode_1,output[3:0]encode_0,output[3:0]high_bit,output[3:0]low_bit);assignva

去追远风·2024-01-16 10:09

数字前端/FPGA设计——握手与反压问题

声明：本文来自0431大小回前言：在芯片设计或者FPGA设计过程中，流水设计是经常用到的，但是考虑数据安全性，需要与前后级模块进行握手通信，这时候就需要对流水数据进行反压处理，本文将具体介绍握手与反压。

芯想是陈·2024-01-16 10:38

时空联合3D降噪算法

声明：以下文章转载自疯狂的FPGA，作者CrazyFPGA1为什么要降噪？

芯想是陈·2024-01-16 08:25

Spring框架的背景学习

Spring的前世今生相信经历过不使用框架开发Web项目的70后、80后都会有如此感触，如今的程序员开发项目太轻松了，基本只需要关心业务如何实现，通用技术问题只需要集成框架便可。

CopyLower·2024-01-16 05:59

大模型训练营Day3 基于 InternLM 和 LangChain 搭建你的知识库

本次的授课人是一个提示词开发项目的负责人。

AIzealot无·2024-01-16 02:32

FPGA之LUT

由于FPGA需要被反复烧写,它实现组合逻辑的基本结构不可能像ASIC那样通过固定的与非门来完成,而只能采用一种易于反复配置的结构。

行者..................·2024-01-16 01:04

FPGA开发设计

一、概述FPGA是可编程逻辑器件的一种，本质上是一种高密度可编程逻辑器件。FPGA的灵活性高、开发周期短、并行性高、具备可重构特性，是一种广泛应用的半定制电路。

KGback·2024-01-16 00:27

新手认识Github

简单来说就是用于管理多人协同开发项目的技术。1.2.

wwwyx12138·2024-01-15 23:52

DA14531-高级应用篇-外挂Flash应用介绍

本文经过作者发大量时间来记录开发项目的调试方法，里面有许多笔者开发心得体会，旨在让读者工程师快速上手，减少摸索时间，提高软件质量。

小武编程·2024-01-15 21:59

DA14531-蓝牙应用篇-主机BLE SCAN使用详解

本文经过作者发大量时间来记录开发项目的调试方法，里面有许多笔者开发心得体会，旨在让读者工程师快速上手，减少摸索时间，提高软件质量。

小武编程·2024-01-15 21:28

SpringBoot Redis 解决重复提交问题

前言在实际的开发项目中,一个对外暴露的接口往往会面临很多次请求，我们来解释一下幂等的概念：任意多次执行所产生的影响均与一次执行的影响相同。

IT祖师爷·2024-01-15 20:52

FPGA在工业缺陷检测上的应用实践

目录1.背景2.现状3.FPGA在工业缺陷检测中的优势4.FPGA在工业缺陷检测中的应用实践5.主流的检测算法6.工业缺陷检测及应用场景7.FPGA在工业缺陷检测中的未来发展趋势8.方法9.未来发展方向注意

SteveRocket·2024-01-15 19:20

快速入门系列--AXI总线协议

最近想写一篇关于ZYNQ快速入门的文章，而由于ZYNQ的精髓实质上是如何建立ARM和FPGA之间的联系，所以准备先写一篇关于AXI协议快速入门的文章来打一下基础，也是顺便让我回忆一下AXI协议。

小林家的龙小年·2024-01-15 17:10

快速入门系列--FPGA中的时序分析与约束

一、前言时序分析，是所有的FPGA工程师在成长过程中都绕不开的技术，由于在一开始我们学FPGA的时候设计的系统都是低速简单的，所以就使得时序分析看起来好像并没有卵用，我不学我的系统照样可以跑起来啊，于是慢慢忽视了这一部分的学习

小林家的龙小年·2024-01-15 17:39

FPGA中的乒乓操作思想

乒乓操作的思想乒乓操作主要是为了处理，输入时钟和输出时钟不匹配的问题，也可以算跨时钟处理对于乒乓操作我主要参考了野火的文档，以及下面这篇文章彻底弄懂乒乓操作与并行化_快，快去救列宁！的博客-CSDN博客_乒乓buffer下面开始进入正文比如假如我现在要处理一系列的数据，数据的输入时钟是100M，但是输出数据的时钟受外部的设备限制，只能有50M时钟，那么也就是说，在相同的时间内，输入了100个数据，

小林家的龙小年·2024-01-15 17:09

FPGA流水线除法器（Verilog）原理及实现

FPGA流水线除法器（Verilog）原理及实现流水线除法器原理除法器的计算过程如下图所示。计算步骤假设数值的位宽为N。

锅巴不加盐·2024-01-15 17:07

FPGA, CPU, GPU, ASIC区别，FPGA为何这么牛

一、为什么使用FPGA？众所周知，通用处理器（CPU）的摩尔定律已入暮年，而机器学习和Web服务的规模却在指数级增长。

自恋的情剩·2024-01-15 16:38

通过生成mcs、bin文件将程序固化到FPGA

通过将程序固化到FPGA，可以做到断电不丢失程序，上电之后就自动启动程序的作用，整个固化步骤主要分为3步，一是修改约束文件，二是生成mcs或bin文件，三是将程序固化到开发板flash1.修改约束文件生成固化文件之前

EfunStudy·2024-01-15 14:00

个人网站制作 Part 5 优化网站性能(图片压缩、代码优化) | Web开发项目

文章目录‍基础Web开发练手项目系列：个人网站制作优化网站性能图片优化步骤1:使用压缩工具代码优化步骤2:压缩CSS和JavaScript步骤3:合并文件步骤4:延迟加载预览与保存下一步计划‍基础Web开发练手项目系列：个人网站制作欢迎回到基础Web开发练手项目系列！在前六篇博文中，我们已经创建了个人网站的基本结构、样式、导航栏、项目展示、联系信息、表单交互、动画效果、页面滚动效果和响应式设计。在

冰.封万里·2024-01-15 08:23

响应式Web开发项目教程（HTML5+CSS3+Bootstrap）第2版第1章 HTML5+CSS3初体验项目1-1 三栏布局页面

项目展示三栏布局是一种常用的网页布局结构。除了头部区域、底部区域外，中间的区域（主体区域）划分成了三个栏目，分别是左侧边栏、内容区域和右侧边栏，这三个栏目就构成了三栏布局。当浏览器的宽度发声变化时，页面中左侧边栏和右侧边栏的宽度固定不变，而内容区域的宽度会随着浏览器窗口宽度大小的变化而变化。项目目录结构在进行项目开发之前，首先需要完成项目目录结构的搭建。index.html文件用于实现项目的页面结

m0_73657966·2024-01-15 06:06

响应式Web开发项目教程（HTML5+CSS3+Bootstrap）第2版例3-5 CSS3 动画

代码CSS3动画.img{width:150px;}@keyframesrotate{0%{transform:rotate(0deg);}100%{transform:rotate(360deg);}}img:hover{animation:rotate0.5slinearinfinite;}上述代码中：第10行代码定义animation属性实现动画效果；第10~17行代码定义rotate动画让

m0_73657966·2024-01-15 06:36

12 万元接私活【外卖换电柜】项目，造黑客攻击，柜门被暴力打开，IoT 安全不容小觑...

01外卖换电柜造黑客攻击去年小团队接了深圳一家硬件企业的外卖换电柜后台系统和小程序开发项目，不含换电柜硬件设备，2个月轻松到手12万元。

AIoT科技物语·2024-01-15 06:33

响应式Web开发项目教程（HTML5+CSS3+Bootstrap）第2版例4-1 表单

代码表单各种表单控件-->提交按钮表单的3个核心元素：表单标签（form）、表单域（input）、表单按钮（button）运行效果表单主要负责采集用户输入的信息，相当于一个控件集合，由文本域、复选框、单选框、菜单、文件地址域和按钮等表单元素组成。最常见的表单应有用户调查问卷页面、用户登录页面和用户注册页面等。

m0_73657966·2024-01-15 06:33

FPGA概述

文章目录1.什么是FPGA2.学习FPGA有什么用3.学习FPGA需要何种先决条件1.什么是FPGA这个问题太low了，身处数字时代，从事电子信息行业，居然不知道FPGA？岂非笑谈？

中年阿甘·2024-01-15 05:28

本地开发环境请求服务器接口跨域的问题（vue的问题）

本地开发项目请求服务器接口的时候，因为客户端的同源策略，导致了跨域的问题。下面先演示一个没有配置允许本地跨域的的情况：可以看到，此时我们点击获取数据，浏览器提示我们跨域了。所以我们访问不到数据。

泡芙·草莓·2024-01-15 04:56

【NI国产替代】USB‑7846 Kintex-7 160T FPGA，500 kS/s多功能可重配置I/O设备

Kintex-7160TFPGA，500kS/s多功能可重配置I/O设备USB‑7846具有用户可编程FPGA，可用于高性能板载处理和对I/O信号进行直接控制，以确保系统定时和同步的完全灵活性。

深圳信迈科技DSP+ARM+FPGA·2024-01-15 02:32

cmd执行jar包时发现找不到文件

现在大多数都是使用maven开发项目。在maven项目中默认的配置文件都是去resources下查找的。

陈小于·2024-01-15 00:58

IOS_OC开发使用技巧总结-清除所有打印

1.开发项目中添加的LOG，到了打包上线的时候都要关掉，不可能一个一个删，在你的pch文件里面添加上下面一段，即可在Degug状态下正常打印，release状态下会自动关闭log级别打印#ifndef_

IOS_技术小牛·2024-01-14 22:03

具于xilinx FPGA的可动态配置DDS频率控制字的DDS IP核使用例程详解

目录1概述2IPexamples功能3IP使用例程4注意事项5DDSIPExamples下载位置1概述本文用于讲解xilinxIP的ddsipexamples（动态配置频率）的功能说明，方便使用者快速上手。2IPexamples功能本examples是月隐编写的针对DDS的使用demo，实现通过vio控制频率控制字来调整DDS的输出频率，为大家演示一个可动态配置DDS频率的例程。例程的平台：1）硬

风中月隐·2024-01-14 22:48

SpringBoot使用profile结合maven实现多环境配置

我们在开发项目的时候，经常都会使用到多环境配置。springboot提供了非常方便的profile来做多环境配置。以下内容我们将使用2个环境配置：开发环境dev、生产环境prod。

泡^泡·2024-01-14 22:46

计算机常用工具软件第5版,计算机常用工具软件（第3版）

11月定价：25.00ISBN：9787121148163所属分类：计算机•网络计算机•网络>软件工程及软件方法学大中专教材>中职教材大中专教材标签：软件工程/开发项目管理计算机

韦思嘉·2024-01-14 17:02

个人网站制作 Part 1 创建网站 | Web开发项目

文章目录‍基础Web开发练手项目系列：个人网站制作项目概述开发工具和环境配置项目实现步骤步骤1:创建HTML文件步骤2:添加CSS样式步骤3:链接CSS文件步骤4:添加JavaScript交互开发工具和环境配置下一步计划‍基础Web开发练手项目系列：个人网站制作欢迎来到基础Web开发练手项目系列！本系列旨在帮助初学者通过实际项目构建，掌握Web开发的基本理论和技术。在第一篇中，我们将一起创建一个简

冰.封万里·2024-01-14 15:40

FPGA_ZYNQ_XADC

提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档文章目录前言一、ADC介绍二、使用步骤1.搭建FPGABD工程1.1新建工程1.2搭建FPGABD工程1.3生成bit文件导入硬件加载SDK2

小白520号·2024-01-14 15:04

FPGA---新手常见问题(FPGA_Vivado_Error)

1，如何快速找到开发板的各个功能管脚？1）查看用户手册2）网站查找开发板引脚信息表（主板引脚信息）3）相关论坛帖子2，生成bit文件不成功怎么办，问题原因和解决方法，以及例外解决方法？【错误现象】[DRCNSTD-1]UnspecifiedI/OStandard:4outof4logicalportsuseI/Ostandard(IOSTANDARD)value'DEFAULT',insteado

伊宇韵·2024-01-14 15:04

【FPGA】Xilinx_ZYNQ7Z020——6. PS定时器中断

文章目录6.PS定时器中断工程创建SDK下载调试6.PS定时器中断工程创建复制之前的ps_hello工程在弹出的对话框中填写新的工程名“ps_timer”，选择创建工程子目录PS里的定时器，因为不需要管脚输出，就不用配置管脚SDK运行SDK&

xyz_·2024-01-14 15:04

ZYNQ PS端MIO的使用——FPGA Vitis篇

文章目录1.前言2.MIO介绍3.Vivado工程编写4.Vitis工程编写5.实验小结A.附录B.工程源码下载1.前言本实验介绍如何使用ZYNQ芯片PS端的MIO。MIO是ZYNQ芯片PS端的基础外设IO，可以连接诸如SPI，I2C，UART，GPIO等，通过Vivado软件设置，软件可以将信号通过MIO导出，同样也可以将信号通过EMIO（后续试验会介绍EMIO）连接到PL端的引脚上。MIO共有

BIGMAC_1017·2024-01-14 15:34

Xilinx_ZYNQ7020_自定义IP开发文档

建议将图片保存下来直接上传(img-2FaM6NWy-1582858270651)(media/aab71e0ee5f6d827823f26628900ce6d.png)]ZYNQ芯片的PL部分也就是FPGA

weixin_43354598·2024-01-14 15:04

Xilinx ZYNQ简介

ZYNQ是赛灵思公司（Xilinx）推出的新一代全可编程片上系统（APSoC），它将处理器的软件可编程性与FPGA的硬件可编程性进行完美整合，以提供无与伦比的系统性能、灵活性与可扩展性。

耐心的小黑·2024-01-14 15:33

ALINX_ZYNQ_MPSoC开发平台FPGA教程：PL的点灯实验

前言目标：每秒翻转一次LED我会在前言中记录自己通过本实验学到的东西ZYNQ-7000的PL部分使用的时钟是200M的差分时钟，通过有源晶振提供（有源：一上电就产生时钟信号），而PS部分使用的也是有源时钟，但是是50M的单端时钟由于PL部分的200M差分时钟，因此需要使用IBUFDS将差分时钟转为单端时钟，如下图正文一、点灯设计程序要实现1秒翻转，就需要一个1秒的计数器，而使用的时钟是200M，那

崽崽今天要早睡·2024-01-14 15:02

ZYNQ学习笔记（三）---Xilinx软件工具介绍与FPGA开发流程

由于我之前也没有接触过这类芯片，对FPGA以及VerilogHDL语言也只有一些粗浅的了解，我也是摸着石头过河，慢慢来。

Zhou1f_SUDA·2024-01-14 15:32

FPGA系统性学习笔记连载_Day4 Xilinx ZYNQ7000系列 PS、PL、AXI 、启动流程基本概念篇

四、ZYNQ芯片内部用硬件实现了AXI总线协议，包括9个物理接口，分别为AXI-GP0~AXIGP3，AXI-HP0~AXI-HP3，AXI-ACP接口。1、AXI_ACP接口，是ARM多核架构下定义的一种接口，中文翻译为加速器一致性端口，用来管理DMA之类的不带缓存的AXI外设，PS端是Slave接口。2、AXI_HP接口，是高性能/带宽的AXI3.0标准的接口，总共有四个，PL模块作为主设备连

ONEFPGA·2024-01-14 15:01

FPGA_ZYNQ （PS端）开发流程（Xilinx软件工具介绍）

【前言】1.1XilinxZynqSoC系列针对不同的应用领域，Xilinx公司设计开发了各种逻辑资源规模和集成各种外设功能的ZynqSOC器件，包括专为成本优化的Zynq-7000平台，面向高性能实时计算应用领域的ZynqUltraScale+MPSoC，面向射频通信的ZynqUltraScale+RFSoC，以及具备高度可扩展特性的自适应加速平台ACAP。具体相关知识大家可以下去查询。1.2X

伊宇韵·2024-01-14 15:59

FPGA的MARK_DEBUG调试之波形抓取

一、描述在工作时发现FPGA向ARM传输的数据有问题，因此想抓取一下FPGA的波形。作为传统方式使用示波器抓取过于麻烦，因此使用VIVADO自带的DEBUG功能抓取输出的数据波形。

追逐者-桥·2024-01-14 11:29

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