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FPGA调试总结
FPGA
：时钟模块设计-RTC实时时钟芯片DS1302
前言首先我要明确，这个RTC是在干什么，通过查阅DS1302芯片手册，我知道了，要想使用这块芯片，我需要用
FPGA
生成3个信号，然后用DS1302去实现具体功能，需要实现什么功能我先不用关心，现在需要关心的是怎么使用
崽崽今天要早睡
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2023-08-18 02:23
#
▶时钟模块设计
fpga开发
实时音视频
【
FPGA
的基础快速入门19－－－RTC实时时钟学习】
FPGA
的基础学习－－－RTC实时时钟学习PCF８５６３简介PCF8563寄存器描述PCF8563写寄存器PCF8563读寄存器PCF８５６３简介PCF8563是PHILIPS公司推出的一款工业级多功能时钟
周猿猿
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2023-08-18 02:23
正点原子系列FPGA
学习
fpga开发
FPGA
应用学习笔记-----布图布线
分割可以将运行时间惊人地减少到三个小时更小的布局布线操作，主要的结构不影响另一个！和增量设计流程一样关键路径布图：对于不同的模块有不同的电路和不同的关键路径，布图没有主要的分割，布图由两个小的区域组成，用来收紧关键路径时序，并且对每次时序闭环迭代更新布图风险：坏的布图导致坏的布局，惊人降低一个设计性能。主要实现控制，胶链逻辑，常常不利于分割设计好的布图，判断好坏是去分析布线与逻辑延时的关系。若关键
ElE rookie
·
2023-08-18 01:18
学习
笔记
fpga开发
FPGA
应用学习笔记-----布线布局优化
优化约束：设置到最坏情况下会过多布局和布线之间的关系：最重要的是与处理器努力的，挂钩允许设计者调整处理器努力的程度逻辑复制：不能放置多个负载，只使用在关键路径钟减少布线延时，但会增加面积，若不能执行这个优化，则勾选donttouch，不将其优化跨层次优化：减小面积，当需要门级仿真，就不需要跨层次优化，在边界处也好调试信号io寄存器：时钟到输出延时就大大缩短了不平衡延时，时序不是最优化的。封装因子：
ElE rookie
·
2023-08-18 01:18
学习
笔记
fpga开发
车规级半导体分类(汽车芯片介绍)
按照功能种类划分，车规级半导体大致可分成以下几类：主控/计算类芯片，如MCU、CPU、
FPGA
、ASIC和AI芯片等；功率半导体，如IGBT和MOSFET；传感器，如CIS、加
深圳市颖特新科技有限公司
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2023-08-17 22:24
半导体
嵌入式
汽车
单片机
XILINX Ultrascale+
FPGA
学习——问题总结
FIFO无法读出数据FIFOIP核读出数据乱了，或者读不出数据1、检查读写时钟，读写时钟一定要是周期变化的信号。2、检查读写使能信号是否正确。3、检查复位信号RST，是否与写时钟信号同步，不同步需要拍2拍进行同步。如果时钟信号和使能信号都没有问题，那么问题一般出在RST信号上。生成BD文件的时候报错ERROR:[Common17-161]Invalidoptionvalue''specifiedf
棘。。背凉
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2023-08-17 07:26
XILINX
Ultrascale+
FPGA
fpga开发
学习
FPGA
verilog 简单的平方根求法
用下面的平方根求法不需要乘法，只需简单的移位就能实现。function[15:0]sqrt;input[31:0]num;//declareinput//intermediatesignals.reg[31:0]a;reg[15:0]q;reg[17:0]left,right,r;integeri;begin//initializeallthevariables.a=num;q=0;i=0;lef
棘。。背凉
·
2023-08-17 07:26
fpga开发
FPGA
_学习_14_第一个自写模块的感悟和ila在线调试教程与技巧（寻找APD的击穿偏压）
此功能的第一步是在
FPGA
中实现方差的计算，这个我们已经在上一篇博客中实现了。继上一篇博客之后，感觉过了很久了，原因是最近陷入的
FPGA
在线调试的无线循环。
江湖上都叫我秋博
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2023-08-17 07:25
FPGA
fpga开发
学习
Vitis高层次综合学习——
FPGA
就是使用高级语言（如C/C++）来编写
FPGA
算法程序。在高层次综合上并不需要制定微架构决策，如创建状态机、数据路径、寄存器流水线等。
棘。。背凉
·
2023-08-17 07:24
XILINX
Ultrascale+
FPGA
fpga开发
学习
FPGA
_学习_15_IP核_VIO
前一篇博客我们提到在线调试的时候，可执行文件只要烧进板子，程序它就会自己跑起来，不会等你点这个按钮，它才开始跑。我们测试的模块中，里面可能有几个我们关心的信号，它会在程序刚运行很短的时间内发生状态跳变。当我们打算去捕获它的状态变化的时候，这个时候程序已经跑过了，这导致我们无法抓取到。那这个时候我们应该怎么办呢？引入VIO这个工具，用VIO的输出信号作为我们测试模块的使能信号，这样我们就能控制待测试
江湖上都叫我秋博
·
2023-08-17 07:54
FPGA
fpga开发
学习
FPGA
: RS译码仿真过程
FPGA
:RS译码仿真过程在上一篇中记录了在
FPGA
中利用RS编码IP核完成信道编码的仿真过程，这篇记录利用译码IP核进行RS解码的仿真过程，带有程序和结果。
一支绝命钩
·
2023-08-17 04:25
通信系统
FPGA
fpga开发
信道编码
RS编译码
FPGA
+ WS2812采灯控制
文章目录一、WS2812C-2020-V11、产品概述2、引出端排列及功能3、数据传输时间4、数据传输方法二、使用WS2812C显示图片1、静态显示2、动态显示一、WS2812C-2020-V11、产品概述WS2812C-2020-V1是一个集控制电路与发光电路于一体的智能外控LED光源；其外型采用最新的molding封装工艺，将IC与发光芯片封装在一个2020的封装尺寸中，每个元件即为一个像素点
Fu-yu
·
2023-08-17 02:19
fpga开发
FPGA
：uart原理+tx发送模块+rx接收模块
文章目录一、串口通信二、UART通信三、tx发送模块四、rx模块接收一、串口通信处理器与外部设备通信的两种方式：串行通信：指数据的各个位使用多条数据线同时进行传输。并行通信：将数据分成一位一位的形式在一条数据线上逐个传输。串行通信的通信方式：同步通信：带时钟同步信号的数据传输，发送方和接收方在同一时钟控制下，同步传输数据。异步通信：不带时钟同步信号的数据传输，发送方和接收方使用各自的时钟控制数据的
Fu-yu
·
2023-08-17 02:19
fpga开发
FPGA
：RS编码仿真过程
FPGA
：RS编码仿真过程RS码是一种纠错性能很强的线性纠错码，能够纠正随机错误和突发错误。RS码是一种多进制BCH码，能够同时纠正多个码元错误。
一支绝命钩
·
2023-08-16 20:42
通信系统
FPGA
fpga开发
信息与通信
信道编码
[转载] Xilinx
FPGA
上电初始化，复位及寄存器初始值
Xilinx
FPGA
上电初始化，复位及寄存器初始值
FPGA
内部寄存器的上电初值是什么?
ShareWow丶
·
2023-08-16 18:46
FPGA设计从硬件到软件
FPGA
Xilinx
Vivado
复位
AI赋能
FPGA
——基于2023年海云捷讯杯
文章目录AI赋能
FPGA
——基于2023年海云捷讯杯0文章背景0.1致读者0.22023年海云捷讯杯设计任务1引言1.1AI与
FPGA
的结合1.2
FPGA
在AI领域的优势2
FPGA
平台及开发环境介绍2.1CycloneV
FPGA
Ryansweet716
·
2023-08-16 17:11
fpga开发
人工智能
cnn
神经网络
图像处理
8路AD采集FMC子卡【产品资料】
该ADC与
FPGA
的主机接口通过16通道的高速串行GTX收发器进行互联。该板卡主要面向通信与无线基础设施、雷达、宽频带通信、毫米波通信、自
北京青翼科技
·
2023-08-16 16:01
fpga开发
高速数据采集卡---AD采集FMC子卡模块产品资料下载
该模块可直接与
FPGA
载卡配合使用，板卡ADC器件采用ADI公司的AD9208芯片，与ADI公司的AD9689可以实现PIN脚兼容。
北京青翼科技
·
2023-08-16 16:01
FMC子卡
多通道采集卡
数据采集
fpga开发
青翼科技自研2路250MSPS DA回放FMC子卡模块
该模块遵循VITA57.1规范，可直接与符合VITA57.1规范的
FPGA
载卡配合使用，板卡ADC器件采用ADI公司的AD9268芯片，板卡DAC器件采用ADI公司的AD9747芯片。
北京青翼科技
·
2023-08-16 16:59
FMC子卡
数据采集
多通道采集卡
fpga开发
vivado中fftIP核的使用
而采用
FPGA
实现FFT的缘由在于：
FPGA
具
RossFreeman
·
2023-08-15 23:29
FPGA
作业：一个32bit字中两个相邻0之间
设计要求设计一个能求出一个32bit字中两个相邻0之间最大间隙的电路。给出HDL设计及testbench描述，综合后的时序仿真结果及分析说明。提示系统化分为状态机控制器和数据通路，信号的接口关系可参考下图（a）所示：数据通路包括一个位计数器（k）、一个存储寄存器（tmp）、一个间隙寄存器（Gap）。控制器产生的控制信号包括：flush_tmp：清空tmp寄存器incr_tmp：增加tmp寄存器st
芯存猛虎，细嗅蔷薇
·
2023-08-14 16:43
#
ASIC与FPGA
[
FPGA
IP系列] 2分钟了解
FPGA
中的BRAM
FPGA
设计中，BRAM是一项非常关键的内置存储资源，
FPGA
开发需要熟练使用BRAM，今天再复习一下BRAM的知识，包括BRAM的定义、组成、应用等等。
FPGA狂飙
·
2023-08-14 12:40
FPGA
IP
fpga开发
fpga
Altera
xilinx
vivado
FPGA
图像处理的技术点
图像采集：彩色转灰度，图像采集，图像卷积，边缘提取。图像特征提取：图像特征匹配矩阵运算图像格式变换：BayertograyBayertoRGB图像显示
I am a FPGAer
·
2023-08-14 12:06
fpga开发
阿里云云主机_ECS云服务器_轻量_GPU_虚拟主机详解
阿里云云主机分为云虚拟主机、云服务器ECS、轻量应用服务器、GPU云服务器、弹性裸金属服务器、专有宿主机、
FPGA
云服务器、高性能计算E-HPC、无影云电脑等，阿里云百科来详细说下阿里云云主机详解：目录阿里云云主机云服务器
运维FUN
·
2023-08-14 07:27
阿里云
服务器
运维
HLS+System Generator实现FIR低通滤波器
硬件：ZYNQ7010软件：MATLAB2019b、Vivado2017.4、HLS2017.4、SystemGenerator2017.41、MATLAB设计低通滤波器
FPGA
系统时钟50MHz，
Chenxr32
·
2023-08-14 06:26
FPGA
fpga开发
基于
FPGA
的电机控制
FPGA
非常适合精密电机控制，在这个项目中，我们将创建一个简单的电机控制程序，在此基础上可以构建更复杂的应用。
碎碎思
·
2023-08-13 21:45
fpga开发
FPGA
实践 ——Verilog基本实验步骤演示
0x00回顾：AND/OR/NOT逻辑的特性AND：与门可以具有两个或更多的输入，并返回一个输出。当所有输入值都为1时，输出值为1。如果输入值中有任何一个为0，则输出值为0。OR：或门可以具有两个或更多的输入，并返回一个输出。如果输入值中至少有一个为1，则输出值为1。如果所有输入值都为0，则输出值为0。NOT：非门具有一个输入和一个输出。当输入值为1时，输出值为0；当输入值为0时，输出值为1。晶体
柠檬叶子C
·
2023-08-13 12:32
FPGA玩板子记录
fpga开发
【
FPGA
零基础学习之旅#10】按键消抖模块设计与验证（一段式状态机实现）
欢迎来到
FPGA
专栏~按键消抖模块设计与验证☆*o(≧▽≦)o*☆嗨~我是小夏与酒✨博客主页：小夏与酒的博客该系列文章专栏：
FPGA
学习之旅文章作者技术和水平有限，如果文中出现错误，希望大家能指正欢迎大家关注
小夏与酒
·
2023-08-13 07:49
FPGA学习之旅
fpga开发
学习
FPGA
按键消抖
Verilog
HDL
一段式状态机
中科亿海微RAM使用
引言
FPGA
（FieldProgrammableGateArray，现场可编程门阵列）是一种可编程逻辑设备，能够根据特定应用的需求进行配置和重新编程。
小五头
·
2023-08-13 02:24
fpga开发
中科亿海微FIFO使用
引言
FPGA
（现场可编程门阵列）是一种可编程逻辑器件，具有灵活性和可重构性，广泛用于数字电路设计和嵌入式系统开发。
小五头
·
2023-08-13 02:24
fpga开发
中科亿海微乘法器(LPMMULT)
引言
FPGA
（可编程逻辑门阵列）是一种可在硬件级别上重新配置的集成电路。它具有灵活性和可重构性，使其成为处理各种应用的理想选择，包括数字信号处理、图像处理、通信、嵌入式系统等。
小五头
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2023-08-13 02:24
fpga开发
中科亿海微
FPGA
应用(一、点灯)
1.软件：https://download.csdn.net/download/weixin_41784968/87564071需要申请license才能使用：软件试用申请_软件试用申请_中科亿海微电子科技（苏州）有限公司2.开发板：芯片EQ6HL45，42.5kLUT。3.官方例程：中科亿海微EQ6HL45例程-OS文档类资源-CSDN文库4.上电，联机。注意板子需要单独用5V电源供电，下载器是
SDAU2005
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2023-08-13 02:24
Verilog
中科亿海微FPGA
fpga开发
FPGA
光纤传输IP核的使用
FPGA
-Vivado-光纤IP核的使用Vivado的IP核一共分为两种,一种是64B66B编码的，还有一种是8B10B编码的.具体的区别感兴趣的小伙伴可以自己去查一下哈,64B66B的无法自己制定数据位宽的
小五头
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2023-08-13 02:24
FPGA
编程语言
程序人生
经验分享
其他
中科亿海微
FPGA
国产
FPGA
中，紫光、安路、高云称得上是三小龙，其他的半斤八两，中科亿海微也算是其中之一。
SDAU2005
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2023-08-13 02:23
Verilog
元器件
中科亿海微FPGA
fpga开发
中科亿海微EDA工具时序约束功能使用
时序分析又叫静态时序分析，它主要是从
FPGA
设计实现的角度出发得出结论，看所期望的逻辑功能是否能够被目前工艺条件下的某款具体
FPGA
芯片所实现，与功能仿真类似，时序分析对于任何一个项目的开发来说几乎都是必须的
ehiway
·
2023-08-13 02:22
fpga开发
对标赛灵思，国产
FPGA
上演“飙车记”
近年来，
FPGA
领域的市场份额和技术创新正处于快速增长的阶段，备受市场喜爱和追崇的大部分原因，源自其最大特点——芯片内部硬件结构可重构，即硬件可编程。因此极具灵活性，号称“万能芯片”。
Hack电子
·
2023-08-13 02:52
芯片
人工智能
大数据
编程语言
区块链
中科亿海微ROM使用
标题ROM（Read-OnlyMemory，只读存储器）是一种在
FPGA
（Field-ProgrammableGateArray，现场可编程门阵列）中常用的存储器类型。
小五头
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2023-08-13 02:22
fpga开发
【安路
FPGA
】
FPGA
开发日记（一）
一、开发环境的安装首先去安路官网下载安装包工具与资料下载-国产
FPGA
创新者-安路科技下载后解压点击安装包直接傻瓜式安装即可备注：安装后无法打开或者缺文件等情况是安路安装包不包含一些C++库，需要我们自己下载一个
小 阿 飞
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2023-08-13 00:01
fpga开发
国产安路
FPGA
（三）－
FPGA
位流文件加密（DNA方式）
使用TD软件对EG4S20BG256芯片进行DNA方式加密一、设计概述TD软件版本：TD5.6.1_56362-64bit工程：PLL_LED参考工程:APUG001_基于FLASHID与
FPGA
DNA
爆裂玩偶
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2023-08-13 00:30
安路FPGA
fpga开发
安路
FPGA
的赋值报错——移位处理，加括号
authordaisy.skye的博客_CSDN博客-嵌入式,Qt,Linux领域博主在使用移位符号用来当作除以号使用时，发现如下问题其中cnt_8K为偶数和奇数时输出的数据不一样reg[10:0] cnt_8K;reg[10:0] ram1_addra;always@(posedge clk_16M)beginif(ram_out_flag )beginif(cnt_8K[0]==1'd0)ra
daisy.skye
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2023-08-13 00:30
FPGA
fpga开发
安路
fpga
SDR硬件方案
SDR硬件位于天线和数字信号处理之间，负责把无线电信号数字化，交由主机或者嵌入式系统（
FPGA
、DSP，MCU）处理。
SofterICer
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2023-08-12 20:51
SDR
安全架构
智能手机
Verilog求log10和log2近似
Verilog求log10和log2近似Verilog求10对数近似方法，整数部分用位置index代替，小数部分用查找表实现参考：Verilog写一个对数计算模块Log2(x)
FPGA
实现对数log2和
千万小心
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2023-08-12 18:24
IC
fpga开发
verilog
学习笔记之
FPGA
的XADC
学习笔记之
FPGA
的XADC1.XADC简介XADC包括一个双12位，每秒1兆采样（MSPS）ADC和片上传感器。这些ADC为一系列应用提供了通用的高精度模拟接口。
天下无敌小霸王
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2023-08-12 17:55
FPGA
FPGA
XADC
Raspberry Pi Pico RP2040制作低成本
FPGA
JTAG工具
目录1准备工作和前提条件1.1RaspberryPiPicoRP2040板子一个1.2xvcPico.uf2固件1.3VivadoUSB驱动2操作指南2.1按住RaspberryPiPico开发板的BOOTSEL按键，再接上USB接口到电脑2.2刷入固件2.3VivadoUSB驱动2.3.1打开Zadig驱动工具2.3.2驱动完成2.4RaspberryPiPico开发板JTAG接口1准备工作和前
weixin_37613240
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2023-08-12 15:19
FPGA
树莓派
fpga开发
E8—Aurora 64/66B ip实现GTX与GTY的40G通信2023-08-12
1.场景要在贴有K7系列
FPGA
芯片的板子和贴有KU系列
FPGA
芯片的板子之间通过光模块+光纤+QSFP+实现40G的高速通信。
晓晓暮雨潇潇
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2023-08-12 11:00
FPGA积累——基础篇
fpga开发
aurora
serdes
光纤通信
Stable Diffusion Webui源码剖析
（2）G
FPGA
N：它是腾讯开源的人脸修复算法，利用预先训练号的面部GAN（如styleGAN2）中封装的丰富多样的先验因素进行盲脸（blindface）修复，旨在开发用于现实世界人脸修复的实用算法。
benben044
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2023-08-12 08:29
神经网络
AIGC
stable
diffusion
FPGA
基础知识极简教程（1）从布尔代数到触发器
到什么是
FPGA
？什么是ASIC？在到布尔代数如何在
FPGA
内部实现？最后到数字设计的核心元件触发器？本文将从简洁的角度带你认识这些数字设计的必备基础知识！
Reborn_Lee
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2023-08-12 08:06
基于
FPGA
的图像处理6--形态学滤波(腐蚀，膨胀，开运算，闭运算)-最大值，最小值滤波
Github:https://github.com/zgw598243565/Maxmin-filter6.1背景介绍数学形态学是一门建立在集论基础上的学科，是几何形态学分析和描述的有利工具。数学形态学的历史可回溯到19世纪。1964年法国的Matheron和Serra在积分几何的研究成果上，将数学形态学引入图像处理邻域，并研制了基于数学形态学的图像处理系统。1982年出版的专著ImageAnal
被选召的孩子
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2023-08-12 08:55
FPGA图像处理
fpga开发
图像处理
静态时序分析与时序约束
一、时序分析的基本概念1.时钟理性的时钟模型是一个占空比为50%且周期固定的方波：实际电路中输入给
FPGA
的晶振时钟信号是正弦波：2.时钟抖动ClockJitter，时钟抖动，相对于理想时钟沿，实际时钟存在不随时钟存在积累的
m0_46521579
·
2023-08-12 04:47
ZYNQ
fpga开发
FPGA
提高DDR工作效率的实践方案
FPGA
提高DDR工作效率的实践方案在数据存储与处理的应用中，DDR（DoubleDataRate）内存是一种广泛应用的技术。
python&matlab
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2023-08-12 02:09
fpga开发
matlab
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