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Quartus
quartus
使用技巧[设置上拉、生成网表等]
使用版本:
quartus
primestandard17.1（win10建议装15.0版本以上的，因为低版本的NIOS使用会有bug）（1）查看RTLview(可以查看综合后的视图，可以帮助
weixin_34292924
·
2020-08-18 17:47
Altera FPGA管脚弱上拉电阻详细设置方法
Quartus
II软件中在AssignmentEditor中可以设置。
weixin_34247032
·
2020-08-18 17:40
嵌入式
Quartus
II 中管脚上拉电阻（弱上拉）的设置方法
Quartus
II中管脚上拉电阻（弱上拉）的设置方法转载▼今天终于知道了怎么设置FPGACPLD管脚的上电初始状态，困扰了好久的问题终于解决了，记录下来。
jenney_
·
2020-08-18 16:58
FPGA
Quartus
的使用
Quartus
的使用
Quartus
配置创建工程文件夹配置引脚下载
Quartus
配置下载器驱动安装将开发板与下载器，电脑正确连接，并连接电源线将开发板上电。
oasis1500
·
2020-08-18 16:11
FPGA学习
Quartus
11中，设置未用到的空引脚为高阻态，防止上电即输出高电平或低电平
一。关于未用到引脚未用到的含义是，该引脚/管脚没有分配任何功能，即未被使用（unused）。为了防止系统上电后，未用到管脚电平为GND或VCC，造成系统混乱，请务必将为用到管脚设置为输入高阻态。设置方法如下：菜单assignment->device->deviceandpinoptions..里面设置。将unusedpins项目中的状态更改为asinputtri-stated即可这里面还有别的状态
dghdcxt5336
·
2020-08-18 13:25
XILINX VIVADO器件分配管脚：LVDS差分电平信号如何分配管脚？
引用：https://www.cnblogs.com/YangGuangPu/p/11478487.html最近在把
Quartus
Prime15.1的工程移植到Vivado2019.1，需要改变的地方还是很多的
yundanfengqing_nuc
·
2020-08-18 10:16
nios2 ucos lwip enc28j60
环境：
quartus
11.0sp1,NIOSII11.0IDEsp1(win7)fpga开发板采用的是黑金开发板cyclone四代nios2eds自带ucosv286lwip1.4.1硬件部分：ucos
yoeksome
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2020-08-18 07:13
fpga
Quartus
II 中IP Core LPM_DIVIDE的使用
之前一直在做硬件HoG特征算子的实现，在调中间的一个Bug的时候发现了IPCoreLPM_DIVIDE的一些被忽略的细节。 把这个IPCore当成一个简单的除法器去做，导致硬件计算结果和MATLAB仿真结果不一样。大家都知道对于硬件而言，26/10=2，这个肯定没问题，但是(-26)/(-10)呢，是等于多少呢。如果我们用MATLAB仿真的话，就是2.6，再向下取整，变成2。 但是要注意到
正义的龍7
·
2020-08-17 23:41
VHDL
实验任务1 定点加法实验
可以使用modelsim或是
quartus
的波形仿真或是signalTAP计数器1字长3比特，无符号数制，
loujiong
·
2020-08-17 23:40
SWJTU计算机组成实验C-实验七 指令存储器与取指令部件的设计
使用软件：
Quartus
II9.0sp2先完成分频，数码管扫描以及PC寄存器的设计。分频模块：Libraryieee;useieee.std_logic_1164.all;useieee.s
Uranuslight
·
2020-08-17 20:10
计算机组成实验
VHDL
quartus
II综合报错（Error (10028): Can't resolve multiple constant drivers for net "txd_cnt[3]"）
出现这个错误的原因在于，在不同的always逻辑块中，对同一个reg变量进行了赋值。在多个alwasy逻辑块同时并行工作的时候，会出现冲突。解决的办法就是，对于一个变量，只在一个always块中，进行赋值。例如我的代码中，分别有2个always块，内部分别对同一个变量进行的赋值smp_cnt,txd_cnt,txd_state;在另外一个always中同样赋值在不同的always中对同一个变量赋值
15点43分
·
2020-08-17 15:11
FPGA的Verilog
modelsim
10.1c
Verilog
[文档]. 艾米电子 - 参数与常量，Verilog
对读者的假设已经掌握：可编程逻辑基础VerilogHDL基础使用Verilog设计的
Quartus
II入门指南使用Verilog设计的ModelSIm入门指南内容1常量HDL代码经常在表达式和数组的边界使用常量
weixin_34377919
·
2020-08-16 21:02
verilog 有符号数运算
（2）那么Verilog中编程的时候对编程人员来说，其实想不到现在的编译器(
Quartus
II9.1和ISE10.1没有问题，更高的版本应该更加可以了)都支持verilog有符号运算的综合了。
weixin_34250709
·
2020-08-16 21:49
Quartus
II命令行操作--如何建立可移植的工程
使用Altera公司PLD器件的朋友对
Quartus
II的GUI界面操作已经很熟悉了，对于这个集成开发环境的强大功能也有了体会。
realduke2000
·
2020-08-16 20:18
用verilog写一个最简单的CPU
//最简单计算机核设计2009-4-29(可下载到开发板验证）//可以用
Quartus
II编译下载//解释权姜咏江Email:
[email protected]
,//参考书:姜咏江.PMC计算机设计与应用.清华大学出版社
jjpmc
·
2020-08-16 19:43
CPU设计
CPU设计
在使用ALTFP浮点运算IP核仿真时得到的一些经验教训
首先生成IP核，我使用的是
quartus
17.1，选择器件是cycloneIV，目前没有什么现象表明这个的选择会对仿真造成影响，在IP
TP切假腿，一级冲泉水
·
2020-08-16 14:09
基于FPGA的SPI接口讲解——flash M25P128为例（2）
flash_write测试模块的代码其他模块的代码实验结果结束语M25P128PP操作的注意点我们本次实验的内容是，对flash写一个字节的数据：所用到的软硬件环境为：硬件：锆石A4plus开发板软件：
quartus
II13.1
朽月
·
2020-08-16 04:22
FPGA
基于FPGA的SPI接口讲解——flash M25P128为例（1）
技术手册信息时序图的设计flashearse模块的代码设计flashearse模块的测试代码其余模块的代码实验结果结束语M25P128芯片结构介绍本次实验所使用的软硬件环境如下：硬件：锆石A4plus开发板软件：
quartus
II13.1
朽月
·
2020-08-16 04:22
FPGA
modelsim仿真fifo和rom时候，输出出现高阻
仿真环境：Modelsim10.1a仿真内容：由
quartus
II生成的fifo和rom，并进行测试。出现问题：仿真fifo和rom时候，输出出现高阻问题原因：altera的自带模型需要支持库文件。
zd_2010
·
2020-08-16 04:40
技术文摘
代码设计
硬件设计
FPGA第一个实验----流水灯
Quartus
II软件安装就安了小半天，万幸破解成功了。
小师兄1995
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2020-08-16 03:37
FPGA学习
FPGA+DAC实现DDS信号发生
二、生成.mif文件，用来初始化ROM1、生成.mif的方法：
Quartus
自带的工具（File--New--MemoryInitializationFile），或者其他波形生成
向阳花木木
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2020-08-16 03:26
FPGA设计
Altera Qsys使用心得
Altera公司在
Quartus
II11.0之后推出了Qsys集成开发工具从开始流程上看，与之前的SOPCbuilder没有太大的区别，但是在实际开发中有很多的不同点，Qsys取代SOPCbuilder
weixin_34233679
·
2020-08-16 03:41
quartus
qsys sdram IP 使用
还在为
quartus
自带的IPcatlog中搜不到sdramIP而烦恼吗？那么请接着看。虽然在普通的IP和生成界面没有sdramip，但是在qsys界面是有的，这说明了什么。。
weixin_33860553
·
2020-08-16 02:53
Quartus
II 中 Verilog 常见警告/错误汇总
Verilog常见错误汇总1.Foundclock-sensitivechangeduringactiveclockedgeattimeonregister""原因:vectorsourcefile中时钟敏感信号(如:数据,允许端,清零,同步加载等)在时钟的边缘同时变化.而时钟敏感信号是不能在时钟边沿变化的.其后果为导致结果不正确.措施:编辑vectorsourcefile2.VerilogHDL
weixin_30627341
·
2020-08-16 02:20
FPGA实现基于ROM的正弦波发生器
软件环境：
Quartus
II11.0操作系统：win7芯片型号：CycloneIIEP2C5Q208C81.总体框图：1.波形数据第一步，是获得含有正弦波的数据的ROM初始化文件.mif，方法见《如何生成
sdvch
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2020-08-16 01:26
FPGA
Quartus
推荐的时序优化方式
Whenaddingregisterstagestopipelinecontrolsignals,turnofftheAutoShiftRegisterReplacementoption(Assignments>Settings>CompilerSettings>AdvancedSettings(Synthesis))fortheseregisters.Bydefault,chainsofregi
Ambitio-Roc.
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2020-08-16 01:31
时钟与时序
FPGA学习altera 系列 第二十篇 呼吸灯设计
此学习心得是本人之前所写，所用设计软件为
Quartus
II13.1，现
Quartus
II新版本已更新到19+，以下仅供初学者学习参考。后续会更新其他系列，敬请关注。话不多说，上货。
FPGA技术江湖
·
2020-08-16 00:50
FPGA学习系列
Error (176310): Can't place multiple pins assigned to pin location Pin_F16 (IOPAD_X41_Y19_N14)关于nCEO
nCEO可复用引脚在
Quartus
编译的过程中出现如下错误Info(176311):Pinvga_rgb[6]isassignedtopinlocationPin_F16(IOPAD_X41_Y19_N14
anranruomeng
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2020-08-16 00:19
FPGA
编程
quartus
——基于FPGA的LED呼吸灯设计（VHDL语言）
题目针对ETP-MB-1开发板，采用VHDL语言，设计合适的数字逻辑系统，实现4路LED灯控制，LED亮度从0~100%变化，各LED灯组合产生呼吸灯效果，每位灯按照1s周期线性亮起，按照2s周期线性熄灭，4位灯之间相位相差90度。分析此实验要做的是4路呼吸灯，在此基础上增加的条件有亮起与熄灭时间比例为1:2以及4路灯之间相位差为90度。考虑到仿真时间的问题，实验时LED灯熄灭的时间为20ms，亮
一桔子
·
2020-08-15 23:53
FPGA随笔
使用ModelSim进行时序仿真
这里我们以EDA工具为ALTERA的
Quartus
II9.0为例，使用VerilogDHL，讲解如何使用
Quartus
II9.0生成ModelSim6.2b时序仿真所需的.vo及.sdo文件
jackinzhou
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2020-08-15 23:04
ModelSim
异步FIFO（一）
本次设计，通过调用
quartus
ii自带的ip核（具体的ip调用生成在上篇文章已有说明，不会的可以回顾一下）。写时钟采用系统主时钟，运用pll_ip
隔壁老余
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2020-08-15 23:29
FPGA设计开发
微程序控制型简单CPU模型Verilog HDL实现
数据传输指令、输入输出指令、转移指令；并且具有中断和原码一位乘法功能使用VerilogHDL在MaxPlus2上实现CPU模型的仿真注：我是在MaxPlus2上实现的，由于MaxPlus2太古老了，推荐大家使用
Quartus
一枚小蔡鸡
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2020-08-15 22:35
本科小编程
Matlab把图片数据/波形数据生成.mif文件
创建.mif文件可分为以下几个流程：1.先利用
Quartus
II创建一个.mif文件，例如myrom.mif；2.Matlab创建一个.txt文件，写入相应的地址和数据；3.复制.txt中的地址数据到myro
不会焊电路
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2020-08-15 22:42
Matlab
FPGA
ROM
二值图
Quartus
II下载程序报错，无法正常下载
2020年元旦节在家修了一天板子，终于把之前的遗漏问题解决了。如果也有小伙伴遇到这种问题，可以参考一下。现象是这样的，我批量生产100张小精灵开发板，但是发现有20张左右无法正常下载程序，电源电压都测试了没有任何问题，但是下载程序的时候会报错（ERROR:CONF_DONEpinfailedtogohighindevice1），各种怀疑，烦燥啊~~。终于在网上找到一个解决办法，就是把CS的下拉电阻
Moon_3181961725
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2020-08-15 21:11
FPGA设计经验总结
FPGA——fifo 以及几个信号的理解
AlteraprovidesFIFOfunctionsthroughtheparameterizablesingle-clockFIFO(SCFIFO)anddual-clockFIFO(DCFIFO)megafunctions用
Quartus
II
cherry1307
·
2020-08-15 20:22
FPGA
verilog
FPGA入门学习第六天（DDS信号发生器）
实验目的利用FPGA实现信号发生器的功能，产生一定频率的正弦波信号掌握DDS原理学习生成ROMIPCORE学习仿真ROMIPCORE实验平台小精灵开发板（DA模块与开发板的J4口相接）黑金DA模块（AN108）
Quartus
II11.0
Moon_3181961725
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2020-08-15 20:34
FPGA学习日记
NIOSII builed时出现 Type Symbol 'XXXXX' could not be resolved 的解决方案
环境是：
quartus
ii17.0，器件是CycloneVE，系统WIN764bit。问题的源头就是主工程的includespath没有正确设置。
ffdia
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2020-08-15 07:04
NIOSII
【数字系统】基于VHDL语言设计电子时钟（
Quartus
II开发）
采用VHDL语言写程序，使用
Quartus
II进行编程，最后在睿智四代AX4010板子上进行实验验证。二、模块设计按键消抖模块、时钟分频模块、置数模块、秒分时计数模块、蜂鸣器模块、数码管输出模块。
DwD-
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2020-08-14 21:32
专业课
Verilog——if语句的优先级问题
Quartus
综合出的RTL图认为，最高优先级的电路靠近电路的输出，输入到输出的延时较短；最低优先级的电路远离输出端，输入到输出的延时较长。
Vuko-wxh
·
2020-08-14 14:39
#
Verilog知识专题
QUARTUS
15.0和MODELSIM联合仿真
建立工程项目建立VHDL文件在左边导航栏FILES中对应看到vhd后缀的文件H:\FPGA\EDA\eda_01\halfadder.vhd；也可以开始在文本中进行编辑，也可以在本地创建记事本后写入保存后修改后缀为vhd格式，通过导航栏ADD/REMOVEFILESINPROJECT加入文件文件导入后进行编译COMPILE，如果不出现报错信息说明不存在语法错误以及文件目录创建等其他错误，出现连串报
XuliangYu_tyut
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2020-08-14 07:47
单片机与嵌入式
FPGA
QUARTUS
教15.0安装教程
链接pan.baidu.com/s/1i2jA5i5X8Way0Qvq9jv9rg提取码]:4kf51.鼠标右击【
Quartus
II15.0】压缩包选择【解压到
Quartus
II15.0】。
XuliangYu_tyut
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2020-08-14 07:15
单片机与嵌入式
Modelsim软件的使用
Modelsim联合仿真（自动仿真）打开
quartus
的流水灯程序选择mo
yijiancmy
·
2020-08-14 04:49
我与FPGA之
quartus
quartus
的创建并与开发版连接
quartus
的创建首先新建一个文件夹在改文件夹下新建四个文件夹（此步骤可以省略）然后双击
quartus
打开软件点击File-->NewProjectWizard点击Next
yijiancmy
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2020-08-14 04:49
关于SPI协议中MCU与FPGA片间通信的理解（FPGA作为从机）
ModuleName:SPI_receiveEngineer:BaiFengqiangTargetDevice:EP2C8Q208C8Toolversions:
Quartus
II13.1CreateDate
DreamBFQ
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2020-08-14 03:12
片间通信
参数化模块库(LPM)的使用
在MAX+PLUSII和
Quartus
II中调用LPM库函数非常方便，用户既可以在图形输入法中直接调用，也可以在HDL源文件中调用
formerman
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2020-08-14 03:20
FPGA/CPLD
Hello
Quartus
, Hello ModelSim.
最近要使用
Quartus
和ModelSim了。虽说有正版的license可以使用，但是毕竟等license需要一段时间，于是迫不及待的开始和谐。。
chouqi3370
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2020-08-14 02:06
quartus
-ModeliSm仿真教程
然而
quartus
是我用过的最奇怪的软件了，因为它的每个版本包含的功能都不相同。
Nokilala
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2020-08-13 22:53
FPGA
modelsim仿真中 do文件的写法技巧
PS:写得有点乱还有一个值得注意的是我在看到这篇文章的时候我正在仿真一个verilog文件，文件中调用了一个ROM，但是我怎么仿真rom的输出文件都有问题，经过一个QQ好友的指点，我发现竟然是我
QUARTUS
weixin_34402090
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2020-08-13 21:41
基于UVM的verilog验证
Introduction本例使用环境：ModelSim10.2c，UVM-1.1d，
Quartus
II13.1（64bit），器件库MAXV1.UVM介绍对UVM结构熟悉的读者可跳过本节。
weixin_30619101
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2020-08-13 20:08
FPGA学习第三课 使用计数器
学习第二课这里直接给出代码和结果首先写一下学习本课所遇到的问题（1）注意宏定义语法，后面没有分号（2）无论是代码文件还是testbench文件，module名称都必须和文件名一致，否则会报错代码文件counter_LED_flash.v/*EnvAC620
Quartus
II
ANTennaaa
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2020-08-11 22:09
#
FPGA
fpga
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