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Quartus
Quartus
仿真错误
仿真时出错：Error:Can'tcontinuetimingsimulationbecausedelayannotationinformationfordesignismissing.解决的方法很简单,只需要将工程进行一次全编译即可(包括布局布线).这里你将会发现,如果只需要进行功能仿真,没有全编译也是可以进行下去的,而时序仿真就不行了.
sduyyy
·
2020-09-13 08:55
verilog
Quartus
编译成功后，查看原理图/电路图的步骤
步骤：输入代码，选择Processing>start>Analysis&ElaborationTools>Netlistviewer>RTLviewer
yangshan_gleam
·
2020-09-13 06:52
ModelSim仿真错误集锦！！！
ModelSim仿真过程中经常出现很多错误，我们知道在
Quartus
中调用RTLSimulation（寄存器传输水平的仿真）会自动自动打开安装ModelSim仿真软件。
xm_7754
·
2020-09-13 06:31
FPGA开发
Quartus
II怎样导出原理图？？
1、proteus可以直接输出电路图文件，点击File—ExportGraphics——ExportBitmap或者PDF都行，然后把图形再拷贝到word里。2、在proteus环境下，按键盘上的PrintScreen键，然后打开画图板，新建文件，粘贴，这时你Proteus的图就会在画图里了，然后再在画图里用选择框选中你需要的部分，复制，然后打开word，粘贴，即可。3.装个虚拟打印机，如安装福昕
T_J_S
·
2020-09-13 04:44
CycloneIII设计向导-第二篇.早期系统规划
http://www.altera.com.cn/support/devices/estimator/cy3-estimator/cycloneiii_epe_72sp1.xls如果设计已经基本完成，
Quartus
II
weixin_30686845
·
2020-09-12 17:22
CycloneIII设计向导-第四篇.设计和编译
一．设计入口
Quartus
II支持原理图和HDL语言的输入。原理图更适合简单的设计，HDL语言适合复杂的设计。但要注意，如果想使用第三方的综合工具，就必须用HDL语言。
weixin_30512043
·
2020-09-12 17:14
CycloneIII设计向导-第四篇.设计和编译 （上）
一．设计入口
Quartus
II支持原理图和HDL语言的输入。原理图更适合简单的设计，HDL语言适合复杂的设计。但要注意，如果想使用第三方的综合工具，就必须用HDL语言。
weixin_30241919
·
2020-09-12 17:03
xilinx ISE 软件仿真时出现 Error: (vlog-19) Failed to access library 'rtl_work' at "rtl_work"解决办法
通常情况下一台电脑上即装有ISE，又装有
quartus
ii且二者的仿真库都在modelsim里编译好，在用modelsim仿真过
quartus
ii工程之后再用modelsim仿真ISE工程就会出现如题所示错误
秋风雨打铁
·
2020-09-12 17:54
硬件开发
关于
quartus
II 13.1 的USB-Blaster和ModelSim-Altera 10.1d的问题
今天下了个
quartus
II13.1，但在下载测试时，发现下载不了，但能被电脑识别。
秋风雨打铁
·
2020-09-12 17:54
硬件开发
FPGA
quartus
II
13.1
ModelSim-Altera
Quartus
II 15.0 中解决仿真报错 Error : vism-19 Faild to access library问题
Quartus
II15.0中解决仿真报错Error:vism-19Faildtoaccesslibrary问题问题描述解决方式参考问题描述使用
Quartus
II15.0，简单的画好器件连接图后新建VWF
крон
·
2020-09-12 16:10
Quartus
Quartus
仿真
Failed
to
access
library
【
quartus
-Modelsim仿真问题】Error: (vsim-3170) Could not find .../modelsim/rtl_work.adder8_vhd_tst
**Error:(vsim-3170)Couldnotfind'……simulation/modelsim/rtl_work.adder8_vhd_tst'.问题描述从我的电脑查看文件夹……simulation/modelsim/rtl_work，发现了h_adder_vhd_tst，确实没有adder8_vhd_tst文件。但是生成的testbench确实是adder8.vht，配置testbe
0无欲则刚0
·
2020-09-12 16:01
fpga
modelsim仿真ISE工程时出现# ** Error: (vlog-19) Failed to access library 'rtl_work' at "rtl_work
通常情况下一台电脑上即装有ISE，又装有
quartus
ii且二者的仿真库都在modelsim里编译好，在用modelsim仿真过
quartus
ii工程之后再用mo
文鸿开源工作室
·
2020-09-12 16:36
modelsim
modelsim仿真ISE工程时出现# ** Error: (vlog-19) Failed to access library 'rtl_work' at "rtl_work"
通常情况下一台电脑上即装有ISE，又装有
quartus
ii且二者的仿真库都在modelsim里编译好，在用modelsim仿真过
quartus
ii工程之后再用modelsim仿真ISE工程就会出现如题所示错误
ltlantou
·
2020-09-12 16:10
quartus
_ii_常见的19个错误、28个警告
(一)
Quartus
警告解析1.Foundclock-sensitivechangeduringactiveclockedgeattimeonregister""原因：vectorsourcefile中时钟敏感信号
kobesdu
·
2020-09-12 16:42
硬件
求助
QUARTUS
II 13.1波形仿真出错Error: (vsim-3170)
**Error:(vsim-3170)Couldnotfind‘work.mux31a_vlg_vec_tst’.全程编译只有几个警告，没有错误，搞不懂是哪里的问题，在线等，很急，有没有懂得大佬指点一下下面是我的代码LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYMUX31AISPORT(a1,a2,a3,s1,s0:INSTD_LOGIC;outy:OU
heihun2233
·
2020-09-12 16:39
[转载]Matlab矩阵运算
http://www.doc88.com/p-313767611863.htmlhttp://www.doc88.com/p-897906298547.html用MATLAB生成*.mif、*.hex（
QUARTUS
II
weixin_30701575
·
2020-09-12 09:41
matlab
php
(原創) 如何自己用SOPC Builder建立一個能在DE2-70上跑μC/OS-II的Nios II系統? (SOC) (Nios II) (μC/OS-II) (DE2-70)...
Abstract本文使用
Quartus
II、SOPCBuilder、NiosIIEDS從0開始打造一個能在DE2-70上跑μC/OS-II的NiosII系統，初學者可借此範例熟悉
Quartus
II、SOPCBuilder
Rank92
·
2020-09-12 07:02
modelsim仿真错误
1，**Error:E:\
Quartus
\Project\top_down_led\led\sim\led_flow.v(20):near"EOF":syntaxerror,unexpectedendofsourcecode
恋天的风
·
2020-09-11 22:09
FPGA
modelsim产生：# MACRO ./DDC_run_msim_rtl_verilog.do PAUSED at line 14 错误
问题：HDL程序在
Quartus
II中仿真综合均不会出错，但在通过
Quartus
II软件调用modelsim软件进行仿真时出现错误：#MACRO.
FPGA入门到头秃
·
2020-09-11 22:53
学习记录
quartusii
modelsim
rom
IP核
Verilog
HDL
【Modelsim易错点归纳】【一】You selected ModelSim-Altera as Simulation Software in EDA Tool Settings,however N
howeverNativeLinkfoundModelSiminthepata–correctpathorchangeEDAToolSettingsandtryagain.问题原因该工程设置的仿真工具名称与在
Quartus
II
mdllll
·
2020-09-11 12:13
FPGA学习
【Modelsim易错点归纳】【二】: Error deleting “msim_transcript”
这个问题很简单，你打开了modelsim，回
quartus
重新编辑代码，想再次打开modelsim，但是你上次忘记关掉modelsim了。所以这是打开modelsim两次警告。去关掉就好了。
mdllll
·
2020-09-11 12:13
FPGA学习
modelsim安装问题
最近在win7上安装modelsim出现无法检测到有效的license文件，解决办法如下：modelsim平时做功能仿真，单独用或者
quartus
直接调用都没有问题，可是无意间在用勾选了rungate-levelsimulationautomaticllyaftercompilation
findaway123
·
2020-09-11 01:46
fpga
13.0SP1资源（2020.4.6更新）
edition=subscription&platform=windows组合文件下载：（1）
Quartus
II软件(不包括芯片)
Quartus
-13.0.1.232-windows.tar大小：3.0GBMD5
z123459985
·
2020-09-10 21:13
Quartus软件下载
Quartus
II 逻辑分析使用技巧-防止信号被优化以及快速查找信号
1，如何保持信号不被综合对这种情况的处理是增加约束，共有2种情况：a，需要保留的信号类型是wire在定义的时候在后面增加/*synthesiskeep*/。例如：wirewire_name/*synthesiskeep*/;b，需要保留的信号类型是reg跟reg相关的synthesisattribute，共有两种，分别是/*synthesisnoprune*/和/*synthesispreserv
Angry Noob
·
2020-09-10 21:43
Intel
FPGA
(札记)Altera Stratix IV系列FPGA TRUE LVDS RX input termination 在
Quartus
工程中的设置方法...
AlteraStratixIV系列FPGARowbank的TRUELVDS_RX支持oct（onchiptermination),所以设计的时候不需要外接一个100ohm电阻。备注：我使用的是友晶科技（Terasic）的DE4。所以当我们使用到Stratixiv系列FPGA的rowbank的lvds的时候,需要设定oct。下图是为TRUELVDS_RXpin添加inputTermination：v
weixin_33901926
·
2020-09-10 19:58
QUARTUS
II中IP核的调用方法之ip核破解
原文地址：alteraFIRip核license破解作者：王永刚Aether在证书文件中添加一段:FEATURE6AF7_0012alterad2035.12permanentuncountedE75BE809707EVENDOR_STRING="iiiiiiiihdLkhIIIIIIIIUPDuiaaaaaaaa11X38DDDDDDDDpjz5cddddddddtmGzGJJJJJJJJbqI
freedomff
·
2020-09-10 18:43
FPGA基础
关于在
Quartus
II和ModelSim中进行FPGA仿真报错的问题
今天晚上在用
Quartus
II设计好FPGA代码后，尝试在ModelSim中进行前仿真以验证设计功能的时候，总是报错。
学海拾贝
·
2020-09-10 18:42
fpga学习
Quartus
中的时序约束
时序分析基础时序分析类型三种路径类型1.时钟路径2.数据路径3.异步路径(这里的异步路径指寄存器的异步控制信号，如复位和置位信号路径)两种分析类型1.同步的时钟与数据信号路径2.异步的时钟与控制信号路径SetupTime与HoldTimeSetupTime定义为数据信号必须在时钟信号边沿出现前准备好的最短时间，即有效数据出现的时间要比时钟信号边沿提早Tsu以上才能被有效抓到。HoldTime定义为
sam-X
·
2020-09-10 18:18
FPGA
Vivado 2017.2 安装教程（含多版本各类安装包）
这里也为各位大侠附上其他厂商及版本的安装包获取方式，如下：Intelaltera
Quartus
系列：
Quartus
版本获取安装包回复内容
Quartus
II9.1
Quartus
II9.1安装包Quart
FPGA技术江湖
·
2020-09-10 16:52
FPGA学习系列
一表透彻 二进制转BCD之大四加三算法
altera系列第二十三篇二进制转BCDFPGA学习altera系列第二十四篇BCD转二进制大四加三算法二进制（8’hFF）转换为BCD（12’h255）END后续会持续更新，带来Vivado、ISE、
Quartus
II
FPGA技术江湖
·
2020-09-10 16:19
FPGA学习系列
fpga
二进制转BCD
大四加三算法
Quartus
II 9.0下载与安装
据说
Quartus
II9.0版本是比较稳定的版本，其实我也不知道，我习惯用9.0而已，下面的链接是Altera公司的官方FTP，里面各种版本，各种软件。
qq306013411
·
2020-09-10 15:54
FPGA
quartus
16.1使用过程中的错误原因分析
在项目中基于
quartus
16.1做A10soc开发中发现经常会有各种莫名错误，排除相关设置及设计代码原因后，有相当一部分问题原因跟基于16.1开发A10项目时对服务器硬件资源需求相关。
Wiley.Wen
·
2020-09-10 15:07
verilog
fpg
quartus
memory
HEX和MIF格式波形文件的制作方法
整体思路：先用MATLAB制作MIF格式的波形文件，再用
Quartus
制作HEX格式的波形文件。
ls_故乡的原风景
·
2020-09-10 14:20
FPGA
Quartus
定制FPGA的Memory IP
下面以cycloneIVE器件为例在
Quartus
中配置ROM的IP，以供模块调用。1、打开
Quartus
，选择Tools--MegaWizardPlug-InManager，点选crea
ls_故乡的原风景
·
2020-09-10 14:20
FPGA
Quartus
ii 链接Altera-Modelsim进行功能仿真
下文介绍利用Altera-Modelsim来进行功能仿真的步骤
quartus
ii版本：17.0altera-modelsim版本:ModelSim-IntelFPGAStarterEdition10.5b
huan09900990
·
2020-09-10 14:27
modelsim仿真
Arria 10上进行DDR3管脚分配
FPGA型号:10AX027H4F34I3SG，DDR3型号：MT41J128M16JT-125，
Quartus
IPrime18.0首先介绍下A10器件能支持的DDR系列以及速率，A10上的DDR控制器是硬核的
huan09900990
·
2020-09-10 14:27
ddr
Intel Altera PCIE IP介绍
目前最高端的agilex系列fpga已经能支持到PCIE5.0即32Gbpsx16.在
quartus
ii里可以通过两种方式来生成PCIE，一种是利用HardIPForPCIExpress，这种方式生成的
huan09900990
·
2020-09-10 14:26
Pcie接口
【原创】Altera：A10 DDR3 IP核配置教程
一、新建工程 用
Quartus
18版本新建一个工程，可命名为“A10_ddr3_test”（如下图所示）。 这里我
MDYFPGA
·
2020-09-10 11:57
FPGA
ISE与modelsim联合仿真的问题
//:Unresolvedreferenceto'glbl'in'glbl.GSR'"在仿真工程中添加glbl.v文件（一般在~/ise/verilog/src/glbl.v，同理
Quartus
）,把t
丧尸暴龙兽t
·
2020-08-26 23:53
quartus
-II中bdf和v文件的互相转换
一、bdf转化为v文件1.点击processing下的start，startTestBenchTemplateWriter即可生成v文件。二、v文件转化为bdf文件1.输入代码，选择Processing>start>Analysis&Elaboration2.Tools>Netlistviewer>RTLviewer会自动照v文件里的逻辑生成对应的各种门组成的元件图。生成各个模块的元件：1.在右边
乱搭巴士
·
2020-08-25 16:50
quartus
Quartus
II9.0 在Win7的安装
安装好
Quartus
II9.0后，发现驱动不行，要自己安装，然后发网上很多网友的经验都是错误的！
Alex-铭
·
2020-08-24 16:25
FPGA
QuartusII9.0驱动
【转载】modelsim简单入门
http://hi.baidu.com/zhxl125/blog/item/296fe14b36a5bff182025c81.html1、至今还没有弄明白为什么要用ModelSim，因为看波形
Quartus
II
dycuswine2
·
2020-08-24 14:48
基于FPGA的电机控制设计（PWM）
本程序可以在vivado或者
quartus
II下使用。本代码有verilog和vhdl两个版本。同时在modelsim和vivado自带仿真器都仿真正确。工程文件中包括测试文件，用来仿真，产生波形图。
QQ_778132974
·
2020-08-24 13:42
设计专栏分享
get_pins
get_pinsThefollowingtabledisplaysinformationfortheget_pinsTclcommand:TclPackageandVersionBelongsto::
quartus
weixin_30547797
·
2020-08-24 10:58
FPGA开发--
Quartus
II常见警告说明及解决方案
FPGA开发–
Quartus
II常见警告说明及解决方案作者：Alex.Duan日期：2017-04-01文章摘要：本文对
Quartus
II中常见的警告说明及解决方案的汇总。
qq_26700939
·
2020-08-24 09:44
KISSsoft release 03.2014+诚善首饰零售管理
BentleyPowerProStructuresV8iSS708.11.11.616\BentleySTAAD.ProV8i(SELECTSeries6)20.07.11.45\CATIAComposerR20161DVDAltera.
Quartus
.Prime
yyii0000
·
2020-08-24 06:19
quartus
生成的各文件含义
原文地址：
quartus
生成的各文件含义作者：小牛Sourcefiles(alwaysundersourcecontrol)*.bdfSchematic*.bsfSymbols*.incAHDLinclude
xhnmn
·
2020-08-24 06:28
Altera
FPGA
Quartus
2 使用错误集锦
1.Error:Top-leveldesignentity"test"isundefined原因：顶层模块的module名没有和工程名同名解决方法：把顶层模块的module名改成和工程名同名2.Error(10278):VerilogHDLPortDeclarationerrorattest.v(4):inputport"clk_in"cannotbedeclaredwithtype"reg"原因
xhnmn
·
2020-08-24 06:28
FPGA
FPGA学习笔记7-
Quartus
II其余的部分TCL指令（翻译）
议程-其他一些TCL指令-访问命令行选项-在
Quartus
II中使用TCL脚本-获取帮助PS：里面提到的命令行和可执行命令实际上一部分指在
quartus
II软件中，还有部分在windowscmd命令行中也可以使用
iteye_3619
·
2020-08-24 05:30
FPGA Acceleration: Developing Environment
OS：CentOS7Software：Git
Quartus
-Subscription-15.0.0.145-linuxSoCEDSSetup-15.0.0.145-linuxAOCLSetup-15.0.0.145
everseeker
·
2020-08-23 17:39
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