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Quartus
Python做上位机通过JTAG控制FPGA（1）：如何使用
quartus
的tcl
参考资料：
quartus
handbook,Tclscripting小节
quartus
中有个In-SystemSources&Probes的IP核，让我们可以使用spf通过jtag向FPGA写入数据和读取数据
qq_16923717
·
2020-06-24 23:48
FPGA
verilog模拟仿真按键消抖
用verilog实现按键消抖，工具采用
quartus
II13仿真软件采用ModelSim-Alter其中主要分为其中vr_key_module主要产生虚拟的按键抖动功能。
Mr.zhang_FPGA
·
2020-06-24 23:06
verilog
仿真
虚拟按键抖动
Qsys操作：一个按键控制LED的亮灭步骤
一、创建
Quartus
项目Qsys_first，根据开发板选择型号为EP3C16F484C6的芯片二、创建Qsys，修改时钟名称为clk，双击时钟将其频率定为100NHz1.引入CPU（NiosIIProcesser
paidaxingtongxue
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2020-06-24 19:14
[D-IV] DE1-SOC 中HPS的 Hello World
Win764bit+DE1-SOC(CycloneV)1环境按照“DE1-Soc_Getting_Started_Guide.pdf”中的步骤搭建好环境（由于从官网上下载软件会很慢，所以可以从六维上下载
Quartus
II13.1
文字篇章
·
2020-06-24 15:59
碚大
如何手动布局、手动时钟树
以
Quartus
为例（延时数据为StratixIII器件典型延时）手动布局：moduletop(inputclk,din,outputdout);regdin_ff,din_ff2;always@(posedgeclk
lpwin81
·
2020-06-24 09:10
FPGA
显示译码器——Verilog HDL语言
熟悉
Quartus
II的VerilogHDL文本设计流程，掌握组合逻辑电路的设计仿真和硬件测试的方法。最后完善一个16进制7段数码显示译码器电路的功能描述风格Ver
MMagicLoren
·
2020-06-24 02:39
Verilog
HDL
全加器——Verilog HDL语言
熟悉
Quartus
II的VerilogHDL文本设计流程，掌握组合逻辑电路的设计仿真和硬件测试的方法。最后完善一位全加器电路的功能描述风格VerilogHDL代码。
MMagicLoren
·
2020-06-24 02:39
Verilog
HDL
半加器——Verilog HDL语言
熟悉
Quartus
II的VerilogHDL文本设计流程，掌握组合逻辑电路的设计仿真和硬件测试的方法。最后完善一位半加器电路的功能描述风格VerilogHDL代码。
MMagicLoren
·
2020-06-24 02:38
Verilog
HDL
关于
quartus
ii 破解失败的问题
在
quartus
的破解时，我按照步骤破解，总是不成功。
kobesdu
·
2020-06-24 01:25
alteraFPGA
FPGA学习之路
Qt简介
但是很多嵌入式软件、桌面工具都是用Qt来开发的，包括
Quartus
和Cadence也有用到
队长-Leader
·
2020-06-24 00:02
QT
彻底掌握
Quartus
——Signaltap篇
一、前言。Signaltap是嵌入式逻辑分析仪，说到嵌入式，很容易让人想起ARM，其实Signaltap跟ARM没有半毛钱关系。这里的嵌入是嵌到FPGA的内部。如果你用过Signaltap，就会发现，每次都要综合整个工程，再下载代码，然后才可以使用Signaltap，这说明了Signaltap是由一些逻辑电路组成，而不是仿真。请不要把Signaltap和Modelsim混为一谈（如果是一样的话，就
队长-Leader
·
2020-06-24 00:01
FPGA
FPGA
电子
硬件
verlog
Signaltap
基于NIOS II的流水灯
开发环境：
Quartus
II9.0、NiosII9.0IDE。说明：详细内容参考赫建国倪德克郑燕编著《基于NiosII内核的FPGA电路系统设计》电子工业出版社。
jackinzhou
·
2020-06-23 20:50
Nios
II
erro: "Instantiation of '***' failed. The design unit was not found"
在FPGA的设计中，经常会遇到此类问题，如题目所示--"erro:Instantiationof'***'failed.Thedesignunitwasnotfound"，之前在
QUARTUS
中编译都能成功
天江山
·
2020-06-23 20:25
FPGA编程调试问题解决集锦
ERRO:cannot launch the modelsim-altera software because you did not specify the path...
“ERRO:cannotlaunchthemodelsim-alterasoftwarebecauseyoudidnotspecifythepath...”如题所示，新手在刚开始用
QUARTUS
调用MODELSIM
天江山
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2020-06-23 20:54
FPGA编程调试问题解决集锦
Verilog HDL计数器设计（作业1）
VerilogHDL计数器设计（作业1）目录：VerilogHDL计数器设计作业1设计内容信号定义RTL设计图
Quartus
RTL电路图计数器波形仿真图计数器代码设计内容信号定义RTL设计图
Quartus
RTL
FolovL
·
2020-06-23 12:39
Verilog
altera ip 核小究
用
quartus
的MegaWizard工具生成一个乘法器multiplier，会在工程目录下产生multiplier.qip（可选）multiplier_bb.v（可选）multiplier.v文件。
diaosancuo8156
·
2020-06-23 04:35
Verilog综合是wire和reg如何防止被优化（转载）
[shared]Verilog综合时wire与reg如何防止被优化(1)2009-11-2914:14Abstract撰寫Verilog時，雖然每個module都會先用ModelSim或
Quartus
II
diaosancuo8156
·
2020-06-23 04:34
简易信号发生器的设计
mif_maker2010这个软件生成的，它的使用教程通过这个链接可以找到：https://www.cnblogs.com/qidaiymm/p/6007704.html硬件环境为：DE1-SOC软件环境为：
Quartus
II
dept1867
·
2020-06-23 03:33
Quartus
中常见错误·
1.关于“Error:Net“gdfx_temp0”,whichfansoutto“***:inst4|BIN”,cannotbeassignedmorethan”错误有些时候，在FPGA的编程时，用原理图输入，运行“complication”后，会出现这个错误：Error:Net“gdfx_temp0”,whichfansoutto“***:inst4|&&&”,cannotbeassigned
deniece1
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2020-06-23 03:28
计算机组成原理课程设计
verilog基础-状态机之FPGA独立按键消抖设计与验证（熟练testbench的写法）
开发板：小梅哥AC620软件：
quartus
13.1一般情况下抖动的总时间会持续20ms以内。状态机的基本结构，下面是一个状态机的样例，我们只需要在以后模仿着写即可，下面程序不是我们的独立按键消抖程
ciscomonkey
·
2020-06-22 23:50
verilog基础篇
明德扬视频分享--点拨FPGA课程 100多个案例免费学
第一章准备工作1.questasim软件安装2.
quartus
Ⅱ软件安装3.GVIM软件安装第二章学习管理工具1.redmine使用2.SVN的使用3.SVN练习第三章
Quartus
Ⅱ的使用技巧1.第一个上板例程
chunfen2634161233
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2020-06-22 23:16
基于FPGA的CYUSB3014双向通信实验
GPIFIIDesigner写标志读标志CyU3PGpifSocketConfigure设置水印值测试下载固件读测试写测试测速固件固化到CYUSB3014总结福利开发环境小梅哥AC6102开发板（内含CYUSB3014芯片）
quartus
prime17.1win10
春哥笔记
·
2020-06-22 21:05
FPGA
USB
CYUSB3014
FPGA千兆网系列1-----ARP发送与接收（自动）
计算软件计算CRC校验值手动计算CRC自动计算CRC发送与接收模块设计发送模块接收模块调试发送接收自动CRCwireshark福利开发环境小梅哥AC6102开发板（内含RTL8211E千兆以太网phy芯片）
quartus
prime17
春哥笔记
·
2020-06-22 21:05
CRC
FPGA
千兆网
ARP
以太网
FPGA千兆网系列
altera soceds 工具编译preloader与uboot过程分析
在开发alterasoccyclonev以及其它的soc时，我们需要先使用
quartus
及其它组件qsys构建工程，然后soceds根据生成硬件配置文件handoff，生成uboot的头文件及相关配置，
如之
·
2020-06-22 17:47
alterasoc
Altera FPGA/CPLD 学习笔记
所以一上手感觉生疏，特别是
Quartus
II软件。
Quartus
II是Altera公司新一代的FPGA/CPLD开发环境。前一代Max+plusII开发环境Altera公司已经不再提供新的版本。
beatle_1983
·
2020-06-22 17:15
FPGA技术开发
modelsim环境下仿真altera NCO IP核
现将仿真过程记录下来：首先用
quartus
II软件建立一个工程，新建nco.bdf文件，然后点击tools->megawizard->nco,命名为nco1，进入配置界面，在prameterize中配置如下图
baijingdong
·
2020-06-22 16:53
quartus
软件相关
Quartus
II里面的verilog文件模板
l单口RAM//
Quartus
IIVerilogTemplate//SingleportRAMwithsingleread/writeaddressmodulesingle_port_ram(input
angsun8705
·
2020-06-22 14:43
怎么独立使用Modelsim进行工程仿真
下面将这一过程重新展示一遍，在“艾米电子”blog中采用的是ModelSim-Altera6.5e(
Quartus
II10.0)StarterEdition，在参考作者原来的基础上，我采用的平台是
Quartus
II11.1
alexstone2014
·
2020-06-22 13:18
提高电路时钟频率的几种方法_
Quartus
II
用于Altera公司的
Quartus
II9.1.当然其他版本的工具亦可借鉴。
alexstone2014
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2020-06-22 13:18
手把手教你学习FPGA系列视频教程_救护车鸣笛声
本套教程主要面对FPGA初学者，本次DIY活动不仅让初学者掌握FPGA硬件电路设计以及焊接方面的知识，更重要的是让初学者学习硬件描述语言（VerilogHDL）描述数字电路，以及
Quartus
II、Modelsim
aiao70469
·
2020-06-22 12:07
Quartus
II 13.1（Linux版本）安装
Quartus
II13.1（Linux版本）安装需要文件：
Quartus
II13.1-Linux安装包、Device库、pj文件ps:最近因为需要，打算测试下在Linux系统（Ubuntu）的服务器跑
quartus
II
Smart_Devil
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2020-06-22 05:49
LINUX
Quartus
II
13.1（Linux版本）
Ubuntu
联想G50-75M 拆解（含视频链接），加内存加硬盘CPU加硅脂
十一期间我给业内号称“学霸学习机”（指这个计算机一切功能都很烂，只好图书馆学习成学霸）升个级，以便提高
quartus
ii的编译速度和我自己的用户体验。
Mr_liu_666
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2020-06-22 02:28
windows
FPGA数字信号处理（十七）多级CIC滤波器Verilog设计
接下来两篇会介绍使用
Quartus
和Vivado的IP核设计CIC的方法。多级CIC滤波器根据上一篇可知，单级CIC滤波器的第一旁瓣电平衰减固定为13.46dB，且与滤波器的阶数无关。
FPGADesigner
·
2020-06-21 20:27
FPGA
数字信号处理
FPGA数字信号处理（十五）多速率FIR滤波器
本文将简单介绍多速率信号处理系统的基本概念，以及使用
Quartus
和Vivado的IP核设计多速率FIR滤波器的方法。多速率信号处理这个概念是相对于单速率（SingleRate）信号处理而言的。
FPGADesigner
·
2020-06-21 20:27
FPGA
数字信号处理
FPGA数字信号处理（二）并行FIR滤波器Verilog设计
接下来几篇会介绍串行结构FIR的Verilog设计、使用
Quartus
和Vivado的IP核设计FIR的方法。数字滤波器数字滤波器从实现结构上划分，有FIR和IIR两种。
FPGADesigner
·
2020-06-21 20:25
FPGA
数字信号处理
计数器 FPGA 电路实验 作业
2.手工绘制的RTL图3.
Quartus
Ⅱ9.0编译生成的RTL电路图（1）时间基准电路（2）计数器模块（
Eason66666
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2020-06-21 19:41
Quartus
13.0和Modelsim SE 10.1a 联合仿真
Quartus
13.0和ModelsimSE10.1a联合仿真1、首先在
Quartus
建立工程，编写HDL文件，进行编译；编译通过后编写testbench文件，再进行编译，直到通过没有错误。。。
蓝亦
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2020-06-21 19:40
FPGA
数字集成电路设计-7-一个简单cpu的设计，实现，仿真与综合
本小节，我们将设计一个简单的cpu，包括ISA的设计，模块的划分，RTL实现，编写asm汇编程序，用modelsim进行仿真，以及用
quartus
II的综合。
Augusdi
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2020-06-21 17:51
IC
简易CPU的设计和实现
二.CPU设计准备：所采用软件为
Quartus
II9.0，所使用语言为VerilogHDL。三.CPU架构的设计：四.CPU各个部件的功能简述：1.程序计数器(PC)：
阡飞陌
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2020-06-21 12:15
硬件设计
Quartus
II13.1 无法启动程序解决方法
先呈上报错问题图片:计算机报错说：DDB_DMGR.dll文件丢失了。发生这样的原因是：如果你没有动到安装程序的文件，这很有可能就是这个文件被杀毒软件当成病毒，我的是被360杀毒给屏蔽掉了，这也是360杀毒的常规操作吧。所以我们可以到杀毒软件那里选择信任文件并还原。但我点击还原后，文件竟然没有还原到原来的文件夹里，却凭空消失了，真是迷之操作。这样也没有办法只能重新下载ddb_dmgr.dll文件了
把坑踏平
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2020-06-21 03:22
运维
FPGA学习（第2节）-FPGA下载程序到flash+文件转换-通过.sof文件产生.jic文件
编译完成后，
Quartus
会在outputfile文件夹内生成一个xxx.sof。下载SOF文件到FPGA后，开发板重新上电后配置程序已经丢失，还需要JTAG重新下载。
【星星之火】
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2020-06-21 01:39
FPGA
FPGA数字信号处理（十六）单级CIC滤波器Verilog设计
接下来几篇会介绍多级CIC滤波器的Verilog设计、使用
Quartus
和Vivado的IP核设计CIC的方法。
FPGADesigner
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2020-06-20 22:41
FPGA
数字信号处理
用Python脚本生成Vivado的ROM初始化文件(.coe文件)
网上的波形生成软件大都是生成.mif文件以供
Quartus
使用，因此自己用Python写了一个脚本。
wh201906
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2020-06-12 14:05
杂类
DDR2（2）：
Quartus
DDR2 IP 官方例程仿真
DDR2，全称DoubleDataRate2SDRAM，即第二代双倍数据速率同步动态随机存取存储器。它属于SDRAM家族的存储器产品，提供了相较于DDRSDRAM更高的运行效能与更低的电压，是DDRSDRAM的后继者，虽然DDR2和DDR都采用了在时钟的.上升沿和下降沿同时进行数据传输的基本方式，但是DDR2拥有两倍于DDR的预读取系统命令数据的能力（DDR24bit预读，DDR2bit预读）。也
咸鱼FPGA
·
2020-06-09 18:00
Verilog笔记——数据检测——
Quartus
与Modelsim仿真
MATLAB与FPGA无线通信、图像处理、数字信号处理系列1、题目要求输入32-bit数据，若是2的N次方（如1=20，2=21）,输出1，否则输出0，复位时输出高阻态。2、检测思路当且仅当输入的32bit数据有1bit为1，而其他位均为0时，输入的data是2的幂次方，所以将输入的32位数据的每一位相加，若结果为1则是2的幂次方，设计输出result为1；若结果为1则不是2的幂次方，设计输出re
DengFengLai123
·
2020-04-25 23:08
Verilog
FPGA
Modelsim
2018-11-16
转自http://www.haihongyuan.com/jiaoxueanli/1250200.html2.2
Quartus
II元件库中常用的元件名称
Quartus
II的元件放在不同的库中，调用时如果用
阿群1986
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2020-04-14 07:06
quartus
调用modelsim仿真每次都要重新打开modelsim吗？联合仿真每次都要关闭modelsim再重新打开吗
问题描述：每次在
quartus
上修改testbench后需要关掉modelsim才能仿真吗？不关掉执行tool-EDARTLsimulation会弹出错误提示框。
jkstdio.h
·
2020-04-09 12:14
FPGA
Matlab与FPGA数字信号处理系列——DDS信号发生器——
Quartus
ii 原理图法利用 ROM 存储波形实现DDS（1）
MATLAB与FPGA无线通信、图像处理、数字信号处理系列系统框图基于FPGA的DDS信号发生器系统框图如下图所示，采取查表法。（1）对一个完整周期的波形进行采样，将采样点存在ROM中；（2）依次给出ROM的访问地址，即可输出一个完整的波形；（3）通过设置不同的频率控制字可以让ROM的访问地址以不同的步进值访问，这样起到改变输出波形的频率的作用；（4）通过设置不同的相位控制字可以让ROM的访问时的
DengFengLai123
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2020-04-02 15:14
Verilog
FPGA
DDS信号发生器
Quartus
安装破解失败试了一些方法汇总
license的空白框里没有信息，但是空白框上面有license信息或编译时会显示这些error：1）xxxdevice不支持2）64bitlicense不支持xxx这是因为没有破解成功，可以查看进入
Quartus
这世界上我最珍惜又喜爱的小向日葵
·
2020-03-26 22:04
Quartus
/Modelsim Linux搭建笔记v0.1
适用于64位Ubuntu14.04LTS系统**只是一个草稿待修正1.
Quartus
13.0sp1因为对于cycloneii，
quartus
13.0sp1之后的版本均不支持所以这里只好安装
quartus
13
锦穗
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2020-03-22 03:03
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