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Verilog学习系列
Verilog
语法——2.模块例化、运算符
参考资料【明德扬_
verilog
零基础入门语法HDL仿真快速掌握-手把手教你写FPGA/ASIC代码设计流程中的应用】2模块例化、运算符2.1模块例化2.1.1什么是模块例化例化，即将项目不断拆分成次级功能模块
鸥梨菌Honevid
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2024-01-13 22:19
FPGA
fpga开发
Verilog
语法——4.
Verilog
工程模板、相应规范再强调
参考资料【明德扬_
verilog
零基础入门语法HDL仿真快速掌握-手把手教你写FPGA/ASIC代码设计流程中的应用】4.
Verilog
工程模板、相应规范4.1
Verilog
工程模板4.1.1设计模块模板
鸥梨菌Honevid
·
2024-01-13 22:19
FPGA
fpga开发
Verilog
语法——5.测试文件
参考资料【明德扬_
verilog
零基础入门语法HDL仿真快速掌握-手把手教你写FPGA/ASIC代码设计流程中的应用】5.测试文件5.1认识测试文件（testbench）testbench是一种验证的手段
鸥梨菌Honevid
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2024-01-13 22:19
FPGA
fpga开发
Verilog
语法——3.模块设计实战
参考资料【明德扬_
verilog
零基础入门语法HDL仿真快速掌握-手把手教你写FPGA/ASIC代码设计流程中的应用】3模块设计实战3.1简单模块设计3.1.1需要实现的简单模块示例3.1.2简单模块实现代码写法一
鸥梨菌Honevid
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2024-01-13 22:15
FPGA
fpga开发
算法
学习系列
（十八）：字符串哈希
目录引言一、字符串哈希概念二、代码实现引言这个字符串哈希还是比较厉害的啊，只要是有关字符串的题目，这个字符串哈希都是可以轻松水过，所以说这个还是得好好掌握啊，话不多说，直接开始。一、字符串哈希概念这个字符串哈希就是将一个字符串转换为一个p进制的数，然后将这个p进制的数转换为十进制modQ，然后就可以比较这个数，来判断这两个字符串是否相等。这个p一般取131或者13331，Q一般取2^64，在这种情
lijiachang030718
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2024-01-13 20:46
算法
哈希算法
算法
学习
算法
学习系列
（十九）：DFS、BFS
目录引言一、DFS1.排列数字2.n-皇后问题二、BFS1.走迷宫2.八数码问题引言关于这个DFS与BFS的问题非常的常见，其实这两个就是搜索的方式不一样而已，核心思想非常容易懂，题目的话也是做一道记一道，还是要针对题来看，话不多说直接开始吧。一、DFSDFS：深度优先搜索，就是先一直遍历到底部，然后再回退上来，对应的数据结构是栈，大部分是拿递归做的1.排列数字给定一个整数n，将数字1∼n排成一排
lijiachang030718
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2024-01-13 20:46
算法
深度优先
算法
学习
算法
学习系列
（十七）：哈希表
目录引言一、哈希表概念二、代码实现1.开放寻址法2.拉链法引言这个哈希还是很重要的一个概念，我觉得本质上就是一个映射，然后只要你以后干计算机，这个概念都是非常常见并重要的一个概念，之前搞得离散化其实就是哈希表的一种，所以得好好学并且理解啊，那就开始吧。一、哈希表概念为什么要用哈希表：主要是快，时间复杂度为O(1)，这个哈希表的主要功能就是查找一个数，看这个数在不在当前的集合里，所要的操作就是插入和
lijiachang030718
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2024-01-13 20:16
算法
算法
散列表
学习
算法
学习系列
（二十）：树与图的DFS与BFS
目录引言一、图的存储1.邻接矩阵2.邻接表二、图的DFS1.模板2.例题：树的重心三、图的BFS1.模板2.例题：图中点的层次引言关于这个树与图考察的还是比较多的，其实就是图，树就是一种特殊的图，树是一种无环无向图，关于图本文主要介绍图的存储方式以及他们的DFS与BFS模板怎么写，并且介绍了相应的例题。一、图的存储稠密图用邻接矩阵（n^2==m），稀疏图用邻接表(n==m)。1.邻接矩阵邻接矩阵就
lijiachang030718
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2024-01-13 20:43
算法
深度优先
算法
学习
Verilog
和 System
Verilog
的区别
当谈到VLSI设计和数字电路建模时，
verilog
和system
verilog
是两种常用的硬件描述语言。这些HDL在VLSI设计中用于描述电子电路的行为和结构。
疯狂的泰码君
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2024-01-13 14:44
FPGA
Verilog
Verilog
spring 5.0.x源码
学习系列
五: AnnotationConfigApplicationContext类refresh方法之invokeBeanFactoryPostProcessor(一)
前言上篇博客spring5.0.x源码
学习系列
四:AnnotationConfigApplicationContext类register方法作用主要介绍了register方法的作用。
avengerEug
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2024-01-13 12:45
FPGA高端项目：纯
verilog
的 25G-UDP 高速协议栈，提供工程源码和技术支持
目录1、前言免责声明2、相关方案推荐我这里已有的以太网方案本协议栈的1G-UDP版本本协议栈的10G-UDP版本1G千兆网TCP-->服务器方案1G千兆网TCP-->客户端方案10G万兆网TCP-->服务器+客户端方案3、该UDP协议栈性能4、详细设计方案设计架构框图网络调试助手GT资源使用GTY--10GBASE-R*协议使用1G/2.5GEthernetPCS/PMAorSGMII使用25G-
9527华安
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2024-01-13 11:55
FPGA
GT
高速接口
菜鸟FPGA以太网专题
fpga开发
5G
udp
verilog
网络通信
「HDLBits题解」Always if
本专栏的目的是分享可以通过HDLBits仿真的
Verilog
代码以提供参考各位可同时参考我的代码和官方题解代码或许会有所收益题目链接：Alwaysif-HDLBits//synthesis
verilog
_input_version
verilog
UESTC_KS
·
2024-01-13 10:01
HDLBits
题解
fpga开发
Verilog
「HDLBits题解」Alwaysblock1
本专栏的目的是分享可以通过HDLBits仿真的
Verilog
代码以提供参考各位可同时参考我的代码和官方题解代码或许会有所收益题目链接：Alwaysblock1-HDLBits/synthesis
verilog
_input_version
verilog
UESTC_KS
·
2024-01-13 10:31
HDLBits
题解
fpga开发
Verilog
「HDLBits题解」Module addsub
本专栏的目的是分享可以通过HDLBits仿真的
Verilog
代码以提供参考各位可同时参考我的代码和官方题解代码或许会有所收益题目链接：Moduleaddsub-HDLBitsmoduletop_module
UESTC_KS
·
2024-01-13 10:30
HDLBits
题解
fpga开发
Verilog
「HDLBits题解」Alwaysblock2
本专栏的目的是分享可以通过HDLBits仿真的
Verilog
代码以提供参考各位可同时参考我的代码和官方题解代码或许会有所收益题目链接：Alwaysblock2-HDLBits//synthesis
verilog
_input_version
verilog
UESTC_KS
·
2024-01-13 10:56
HDLBits
题解
fpga开发
Verilog
vcs -xprop的理解
一、vcs-xprop简介https://www.synopsys.com/zh-cn/verification/simulation/vcs-xprop.html
Verilog
和VHDL常用于数字设计建模
Num One
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2024-01-13 09:10
EDA
[Synopsys][vcs工具] vcs_xprop 学习
参考原始数据来源synopsys官方地址一.VCSXprop1.目的：提高X相关仿真和调试的效率
Verilog
和VHDL常用于数字设计建模。设计人员使用RTL构造描述硬件行为。
那么菜
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2024-01-13 09:36
VCS
杂记
fpga开发
xprop仿真选项对RTL X态传播的影响
对于这个选项，synopsys给出的解释是：“
Verilog
和VHDL常用于数字设计建模。设计人员使用RTL构造描述硬件行为。然而，某些RTL仿真语义不足以准确地为硬件行为建模。
尼德兰的喵
·
2024-01-13 09:05
芯片前端设计
EDA工具使用笔记
芯片前端验证
verilog
verilog
不定态(X态)传播
verilog
语法中ifelse和case语句是不能传递x态的。
geter_CS
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2024-01-13 09:05
设计
验证
verilog
[vcs] x-propagation flow
背景
Verilog
提供了四种状态来模拟实际电路的电平状态，1，0，x，z在整个设计流程，包含了Simulation，综合，LEC等不同阶段对X态的解释不尽相同。
江左嘻哈说
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2024-01-13 09:34
vcs使用技巧
vcs
十三项教练工具打卡
学习系列
之九宫格
三点收获：1、优秀的管理者管事情，理人心，管事情有原则，不同的管理行为会带来不同的结果和职业生涯。2、九宫格就是GPS导航仪，去哪儿，在哪儿，三个路径选择。3、九宫格：帮助解决厘清和确定目标，正向、可控（不说你不要，说你想要）、Smart、系统平衡你好我也好；现状和问题，对话要有敏感度，找到最有价值的目标，在现状和问题阶段帮助被教练者看到真相，发生了什么？复述在目标实现过程中你遇到的问题和困难是什
wangzi04
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2024-01-13 06:06
Pyhton基础
学习系列
15——面向对象编程
文章目录一、面向对象编程二、如何定义类和创建对象1.类2.对象3.初始化方法三、面向对象编程中三种不同类型的方法1.对象方法（实例方法）2.类方法3.静态方法4.三种方法的用法四、面向对象的三大支柱1.封装（Encapsulation）2.继承（Inheritance）和重写（override）3.多态（Polymorphism）4.例子总结一、面向对象编程面向对象编程（Object-Orient
是靖不是静
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2024-01-13 04:01
Python基础学习
学习
开发语言
python
Pyhton基础
学习系列
11——字典
文章目录一、认识字典二、字典的使用方法1.字典的增删改查1.查-获取字典的值2.增和改3.删-删除键值对三、字典相关操作、函数、方法1.字典的相关操作1.in和notin-判断字典中是否存在指定的键2.字典的函数操作1.len(字典)-统计字典中键值对的个数2.dict(数据)-将指定的数据转换成字典3.字典的操作方法1.复制字典2.获取字典所有的键，返回一个新的容器3.获取字典所有的值，返回一个
是靖不是静
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2024-01-13 04:30
Python基础学习
学习
python
开发语言
Pyhton基础
学习系列
9——列表
文章目录一、认识列表二、列表的特点以及使用方法1.列表中的元素可以为不同类型的数据2.列表是可变的（列表支持增删改查）1.查-获取列表中的元素的值2.增-往列表中添加元素3.删-删除列表中的某一个元素4.改-修改列表中元素为指定的值三、列表的切片操作1.切片的完整写法2.切片的省略写法四、列表的遍历1.直接遍历2.下标遍历3.enumerate五、列表的相关操作1.列表支持+、*操作2.列表支持比
是靖不是静
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2024-01-13 04:00
Python基础学习
学习
python
笔记
自助点餐机
Verilog
代码远程云端平台Quartus
名称：自助点餐机
Verilog
代码远程云端平台Quartus软件：Quartus语言：
Verilog
代码功能：自助点餐机设计，商品分为7、9、14元三种套餐，并且只接受5、10元两种面值的纸币:可以一次点多份
FPGA代码库
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2024-01-13 04:28
fpga开发
服务员呼叫器
Verilog
代码远程云端平台Quartus
名称：服务员呼叫器
Verilog
代码远程云端平台Quartus软件：Quartus语言：
Verilog
代码功能：1.设计内容和要求(包括设计内容、主要指标与技术参数)设计内容:基于FPGA的服务员呼叫器的设计
FPGA代码库
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2024-01-13 04:28
fpga开发
vivado数字密码锁
verilog
带详细设计报告ego1开发板验证
名称：vivado数字密码锁
verilog
带详细设计报告ego1开发板验证软件：VIVADO语言：
Verilog
代码功能：1.设计一个开锁密码至少为4位数字的密码锁2.当开锁按键开关（可设置为8位或更多
FPGA代码库
·
2024-01-13 04:58
fpga开发
设计报告
ego1
密码锁
verilog
4人竞赛数字抢答器vivado软件
verilog
代码ego1开发板
名称：4人竞赛数字抢答器vivado软件
verilog
代码ego1开发板软件：VIVADO语言：
Verilog
代码功能：数字抢答器的设计任务说明:设计一个可供4人竞赛的数字抢答器。
FPGA代码库
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2024-01-13 04:58
fpga开发
抢答器
verilog
vivado
ego1
电子计时器
Verilog
代码远程云端平台Quartus
名称：电子计时器
Verilog
代码远程云端平台Quartus软件：Quartus语言：
Verilog
代码功能：电子计时器要求同时可以用一个开关控制来记录三组时间并显示；三组记录时间通过各自的开关可以控制其暂停和开始数码管显示计时时间本代码已在远程云端平台验证
FPGA代码库
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2024-01-13 04:58
fpga开发
vivado交通灯设计
verilog
代码ego1板红绿灯时间可修改
名称：vivado交通灯设计
verilog
代码ego1板红绿灯时间可修改软件：VIVADO语言：
Verilog
代码功能：十字路口红绿灯设计；1、每次通行时间可在0-99秒内设定，可以通过按键修改通行时间
FPGA代码库
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2024-01-13 04:57
fpga开发
ego1
交通灯
vivado
verilog
竞赛抢答器4路抢答器
verilog
，仿真视频、代码、AX301开发板
名称：数字式竞赛抢答器设计4路抢答器
verilog
软件：Quartus语言：
Verilog
代码功能：数字式竞赛抢答器设计设计一个可容纳四组参赛者同时抢答的数字抢答器。
FPGA代码库
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2024-01-13 04:27
fpga开发
Pyhton基础
学习系列
14——函数
文章目录一、函数的定义二、函数的分类1.系统函数2.标准库函数和第三方库函数3.自定义函数三、函数的使用1.基本语法2.函数使用案例和说明文档1.函数的说明文档2.输入两个正整数，计算它们的最大公约数和最小公倍数3.from和import的区别4.return和print的使用四、函数的参数1.形参和实参的区别2.位置参数和关键字参数1.位置参数2.关键字参数3.位置参数和关键字参数混用3.参数默
是靖不是静
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2024-01-13 04:56
Python基础学习
python
笔记
地铁售票设计
Verilog
代码AX301开发板Quartus
名称：Quartus地铁售票设计
Verilog
代码AX301开发板软件：Quartus语言：
Verilog
代码功能：主要内容:1选择1号或者2号地铁线,每条线都有3元,4元,5元二种票价2选择买张或者两张
FPGA代码库
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2024-01-13 04:26
fpga开发
机器
学习系列
--R语言随机森林进行生存分析（2）
随机森林（Breiman2001a）（RF）是一种非参数统计方法，需要没有关于响应的协变关系的分布假设。RF是一种强大的、非线性的技术，通过拟合一组树来稳定预测精度模型估计。随机生存森林（RSF）（Ishwaran和Kogalur，2007；Ishwaraan，Kogalur、Blackstone和Lauer（2008）是Breimans射频技术的延伸从而降低了对时间到事件数据的有效非参数分析。接
天桥下的卖艺者
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2024-01-13 03:55
R语言
机器学习
机器学习
r语言
随机森林
编译开源软件vtr-
verilog
-to-routing遇到的一点问题
vtr-
verilog
-to-routing介绍
Verilog
-to-Routing（VTR）项目是一个全球性的合作项目，旨在提供一个开源框架，用于进行FPGA架构和CAD研究和开发。
从此不归路
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2024-01-13 02:57
C++
EDA
FPGA
fpga开发
c++
Java学习——字节流操作文件
系列文章目录这里是Java
学习系列
课程，点击进入http://t.csdnimg.cn/Xtkz9欢迎大家一起来学习！目录系列文章目录一、字节流是什么？
m0_7Ella
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2024-01-12 16:06
Java学习
学习
java
intellij
idea
Verilog
仿真激励
moduledata_consolidation(inputclk,inputrstn,input[1:0]din,//dataininputdin_en,output[7:0]dout,outputdout_en//dataout);//datashiftandcounterreg[7:0]data_r;reg[1:0]state_cnt;always@(posedgeclkornegedger
代码匠
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2024-01-12 15:30
FPGA
fpga开发
Verilog
状态机 示例
状态机设计：3段式（推荐）状态机设计如下：(0)首先，根据状态机的个数确定状态机编码。利用编码给状态寄存器赋值，代码可读性更好。(1)状态机第一段，时序逻辑，非阻塞赋值，传递寄存器的状态。(2)状态机第二段，组合逻辑，阻塞赋值，根据当前状态和当前输入，确定下一个状态机的状态。(3)状态机第三代，时序逻辑，非阻塞赋值，因为是Mealy型状态机，根据当前状态和当前输入，确定输出信号。//vending
代码匠
·
2024-01-12 15:00
FPGA
fpga开发
Verilog
状态机
HDLBits题解与知识点总结(更新中)
Insertyourcodehereassignone=1;endmodule1.2、OutputZeromoduletop_module(outputzero);assignzero=1'b0;endmodule二、
verilog
language2.1
还是那个狗蛋
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2024-01-12 15:33
FPGA学习
fpga开发
「HDLBits题解」Module pos
本专栏的目的是分享可以通过HDLBits仿真的
Verilog
代码以提供参考各位可同时参考我的代码和官方题解代码或许会有所收益题目链接：Modulepos-HDLBitsmoduletop_module(
UESTC_KS
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2024-01-12 15:58
HDLBits
题解
Verilog
「HDLBits题解」Module name
本专栏的目的是分享可以通过HDLBits仿真的
Verilog
代码以提供参考各位可同时参考我的代码和官方题解代码或许会有所收益题目链接：Modulename-HDLBitsmoduletop_module
UESTC_KS
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2024-01-12 15:58
HDLBits
题解
Verilog
「HDLBits题解」Module shift8
本专栏的目的是分享可以通过HDLBits仿真的
Verilog
代码以提供参考各位可同时参考我的代码和官方题解代码或许会有所收益题目链接moduletop_module(inputclk,input[7:0
UESTC_KS
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2024-01-12 15:58
HDLBits
题解
fpga开发
Verilog
「HDLBits题解」Gates4
本专栏的目的是分享可以通过HDLBits仿真的
Verilog
代码以提供参考各位可同时参考我的代码和官方题解代码或许会有所收益题目链接：Gates4-HDLBitsmoduletop_module(input
UESTC_KS
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2024-01-12 15:28
HDLBits
题解
Verilog
「HDLBits题解」Vector3
本专栏的目的是分享可以通过HDLBits仿真的
Verilog
代码以提供参考各位可同时参考我的代码和官方题解代码或许会有所收益题目链接：Vector3-HDLBitsmoduletop_module(input
UESTC_KS
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2024-01-12 15:28
HDLBits
题解
Verilog
「HDLBits题解」Vectorr
本专栏的目的是分享可以通过HDLBits仿真的
Verilog
代码以提供参考各位可同时参考我的代码和官方题解代码或许会有所收益题目链接：Vectorr-HDLBitsmoduletop_module(input
UESTC_KS
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2024-01-12 15:28
HDLBits
题解
Verilog
「HDLBits题解」Module
本专栏的目的是分享可以通过HDLBits仿真的
Verilog
代码以提供参考各位可同时参考我的代码和官方题解代码或许会有所收益题目链接：Module-HDLBitsmoduletop_module(inputa
UESTC_KS
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2024-01-12 15:28
HDLBits
题解
Verilog
「HDLBits题解」Vectorgates
本专栏的目的是分享可以通过HDLBits仿真的
Verilog
代码以提供参考各位可同时参考我的代码和官方题解代码或许会有所收益题目链接：Vectorgates-HDLBitsmoduletop_module
UESTC_KS
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2024-01-12 15:58
HDLBits
题解
Verilog
「HDLBits题解」Vector0
本专栏的目的是分享可以通过HDLBits仿真的
Verilog
代码以提供参考各位可同时参考我的代码和官方题解代码或许会有所收益题目链接：Vector0-HDLBitsmoduletop_module(inputwire
UESTC_KS
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2024-01-12 15:57
HDLBits
题解
fpga开发
Verilog
笔记
学习
「HDLBits题解」Vector2
本专栏的目的是分享可以通过HDLBits仿真的
Verilog
代码以提供参考各位可同时参考我的代码和官方题解代码或许会有所收益题目链接：Vector2-HDLBitsmoduletop_module(input
UESTC_KS
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2024-01-12 15:57
HDLBits
题解
Verilog
「HDLBits题解」Zero
本专栏的目的是分享可以通过HDLBits仿真的
Verilog
代码以提供参考各位可同时参考我的代码和官方题解代码或许会有所收益题目链接：Zero-HDLBitsmoduletop_module(outputzero
UESTC_KS
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2024-01-12 15:27
HDLBits
题解
学习
笔记
Verilog
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