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Verilog开发文档
【chisel】 环境,资料
sbt下载的过程中报错;[error]sbt.librarymanagement.ResolveException:chiselchisel目前的一些状况,问题Chisel,说爱你不容易Chisel相较于
verilog
斐非韭
·
2024-02-04 19:04
chisel
fpga开发
基于Python博物馆展示系统(Django框架)开题答辩常规问题和如何回答(答辩指导)
所有项目都配有从入门到精通的基础知识视频课程,免费项目配有对应
开发文档
、开题报告、任务书、PPT、论文模版等项目都录了发布和功能操作演示视频;项目的界面和功能都可以定制,包安装运行!!!
黄菊华老师
·
2024-02-04 16:12
毕设资料
博物馆展示系统
#
Verilog
FPGA实现乐曲演奏电路
FPGA实现乐曲演奏电路音符对照表原理图代码实现音符对照表音名频率(Hz)半周期(us)12MHz分频系数音名频率(Hz)半周期(us)12MHz分频系数音名频率(Hz)半周期(us)12MHz分频系数低音1261.63191122932中音1523.2595611472高音11046.54785736低音2293.66170320436中音2587.3385110212高音21174.66426
tz+
·
2024-02-04 15:45
FPGA
Verilog
「HDLBits题解」CS450
本专栏的目的是分享可以通过HDLBits仿真的
Verilog
代码以提供参考各位可同时参考我的代码和官方题解代码或许会有所收益题目链接:Cs450/timer-HDLBitsmoduletop_module
UESTC_KS
·
2024-02-04 14:05
HDLBits
题解
fpga开发
Verilog
基于Python淘宝图书销售数据可视化系统设计与实现(Django框架) 研究背景与意义、国内外研究现状
所有项目都配有从入门到精通的基础知识视频课程,免费项目配有对应
开发文档
、开题报告、任务书、PPT、论文模版等项目都录了发布和功能操作演示视频;项目的界面和功能都可以定制,包安装运行!!!
黄菊华老师
·
2024-02-04 10:33
淘宝图书销售数据可视化系统
基于Python淘宝玩具销售数据可视化系统设计与实现(Django框架) 研究背景与意义、国内外研究现状
所有项目都配有从入门到精通的基础知识视频课程,免费项目配有对应
开发文档
、开题报告、任务书、PPT、论文模版等项目都录了发布和功能操作演示视频;项目的界面和功能都可以定制,包安装运行!!!
黄菊华老师
·
2024-02-04 10:06
毕设资料
淘宝玩具销售数据可视化系统
基于Python淘宝零食销售数据可视化系统设计与实现(Django框架) 研究背景与意义、国内外研究现状
所有项目都配有从入门到精通的基础知识视频课程,免费项目配有对应
开发文档
、开题报告、任务书、PPT、论文模版等项目都录了发布和功能操作演示视频;项目的界面和功能都可以定制,包安装运行!!!
黄菊华老师
·
2024-02-04 05:07
毕设资料
淘宝零食销售数据可视化系统
基于Java的企业财务管理系统的设计与实现(Springboot框架)研究背景和意义、国内外现状
所有项目都配有从入门到精通的基础知识视频课程,免费项目配有对应
开发文档
、开题报告、任务书、PPT、论文模版等项目都录了发布和功能操作演示视频;项目的界面和功能都可以定制,包安装运行!!!
黄菊华老师
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2024-02-04 04:58
毕设资料
企业财务管理系统
基于JAVA电子商务电商网上生鲜购物商城系统设计与实现(Springboot框架)研究背景和意义、国内外现状
所有项目都配有从入门到精通的基础知识视频课程,免费项目配有对应
开发文档
、开题报告、任务书、PPT、论文模版等项目都录了发布和功能操作演示视频;项目的界面和功能都可以定制,包安装运行!!!
黄菊华老师
·
2024-02-04 04:58
毕设资料
网上生鲜购物商城
基于Python淘宝体育用品销售数据可视化系统设计与实现(Django框架) 研究背景与意义、国内外研究现状
所有项目都配有从入门到精通的基础知识视频课程,免费项目配有对应
开发文档
、开题报告、任务书、PPT、论文模版等项目都录了发布和功能操作演示视频;项目的界面和功能都可以定制,包安装运行!!!
黄菊华老师
·
2024-02-03 23:35
毕设资料
淘宝体育用品销售数据可视化系统
silvaco smartspice自学心得之一
我下载silvaco学习的原因有三点:建模过程中用到了
verilog
a文件,需要编译和学习语法ADS中加载va文件跑匹配是可以做到的,ICCAP中也很方便就能引用来建模,但是并不能实时编译
verilog
a
yesoili
·
2024-02-03 22:59
slivaco学习
TCAD
建模
veriloga
器件建模学习5-
verilog
a文件分析
个人微信wyl2333,已经建立器件建模群,请同行备注。模型来源安捷伦提供的angolov_gan.va模型,请支持正版。1.加载库文件,常数库和数学库2.定义全局变量和函数关系3.定义模型端口,如果要定义三端口,则注释掉上面部分。此时开始定义整个模型,模型以endmodule结束4.定义器件参数并注明参数类型,参数初始值,参数运行范围(作为对外提供模型的接口)一般在//后注明各类参数在模型中起的
yesoili
·
2024-02-03 22:59
器件建模
重温FPGA设计之bcd加法器
verilog
实现
1.题目2.源码//*********************************************************************************//ProjectName:BCD_adder//Email:
[email protected]
//Website:https://home.cnblogs.com/u/hqz68///CreateTime:2019/
芯王国
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2024-02-03 13:23
重温FPGA
bcd加法器
verilog代码
FPGA——
verilog
实现加法器(详细)
1、半加器首先我们看看半加器的真值表abcoso000101011110由真值表我们可以得到RTL图
verilog
代码:modulehalf_add(a,b,so,co);//半加器inputa,b;/
逃亡的诗
·
2024-02-03 13:22
FPGA
verilog
【FPGA &
Verilog
&Modelsim】 8bitBCD码60计数器
可私信获取整个项目文件8bit即有8位二进制BCD码,全称Binary-CodedDecimal,简称BCD码或者二-十进制代码利用四位二进制(0000-1111)16个中选择10个作为十进制0-9;常见的BCD码是8421码本项目使用两组BCD码(每组4bit,共8bit,故称为8bitBCD)(高位0-5,低位0-9)组成0-59计数器闲话不多,上代码计数值qout达到60时,cout进位输出
去追远风
·
2024-02-03 13:51
FPGA学习记录
fpga开发
【
Verilog
设计】
Verilog
加法器设计
以下介绍几种常见的加法器设计,提供
Verilog
设计并分析其优缺点。行波进位加法器这中加法器设计由多个1位全加器级联构成,依次从低位向高位传递,并输出最终的结果。
Linest-5
·
2024-02-03 13:51
Verilog
fpga开发
Verilog
硬件描述语言
数字IC
加法器
verilog
实现常用加法器
半加器半加器是最简单的加法器。它不考虑进位输入。其中A和B是两个加数,S是和,C_o是进位输出。assignS=A^B;assignC_out=A&B;2.全加器全加器是多bit加法器的基础。C_i是进位输入。S=A⊕B⊕Ci;Co=AB+Ci(A⊕B);modulefull_adder(inputA,inputB,inputC_i,outputS,outputC_o);assignS=A^B^C
无牙大白鲨
·
2024-02-03 13:50
Verilog
FPGA
fpga开发
Verilog
加法器
【FPGA &
Verilog
】各种加法器
Verilog
1bit半加器adder设计实例moduleadder(cout,sum,a,b);outputcout;outputsum;inputa,b;wirecout,sum;assign{cout,sum}=a+b;endmodule解释说明(1)assign{cout,sum}=a+b是连续性赋值对于线网wire进行赋值,必须以assign或者deassign开始assign[delay]wire_
去追远风
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2024-02-03 13:18
FPGA学习记录
fpga开发
基于Python淘宝母婴用品销售数据可视化系统设计与实现(Django框架) 研究背景与意义、国内外研究现状
所有项目都配有从入门到精通的基础知识视频课程,免费项目配有对应
开发文档
、开题报告、任务书、PPT、论文模版等项目都录了发布和功能操作演示视频;项目的界面和功能都可以定制,包安装运行!!!
黄菊华老师
·
2024-02-03 12:35
毕设资料
淘宝母婴用品销售数据可视化系统
Vivado编译介绍
Vivado合成支持以下的可合成子集:•System
Verilog
:IEEE标准System
Verilog
统一硬件设计规范,以及验证语言(IEEEStd1800-2012)•
Verilog
:IEEE
Verilog
cckkppll
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2024-02-03 03:25
fpga开发
基于Python文档pdf和word格式转换系统(Django框架)开题答辩常规问题和如何回答(答辩指导)
所有项目都配有从入门到精通的基础知识视频课程,免费项目配有对应
开发文档
、开题报告、任务书、PPT、论文模版等项目都录了发布和功能操作演示视频;项目的界面和功能都可以定制,包安装运行!!!
黄菊华老师
·
2024-02-03 00:38
毕设资料
python
pdf
word
基于Python校园鲜花水果商城系统(Django框架)开题答辩常规问题和如何回答(答辩指导)
所有项目都配有从入门到精通的基础知识视频课程,免费项目配有对应
开发文档
、开题报告、任务书、PPT、论文模版等项目都录了发布和功能操作演示视频;项目的界面和功能都可以定制,包安装运行!!!
黄菊华老师
·
2024-02-02 18:00
毕设资料
校园鲜花水果商城
基于Python在线考试系统(Django框架)开题答辩常规问题和如何回答(答辩指导)
所有项目都配有从入门到精通的基础知识视频课程,免费项目配有对应
开发文档
、开题报告、任务书、PPT、论文模版等项目都录了发布和功能操作演示视频;项目的界面和功能都可以定制,包安装运行!!!
黄菊华老师
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2024-02-02 13:56
毕设资料
在线考试系统
【数电实验3】
Verilog
—1位十进制可逆计数器
【2022.04西南交大数电实验】【2022.04.17更新修改了一个错误:assignCO=(upd&(Q==4'd9))|(~upd&(Q==4'd0)&~clr);~clr改为了clr:assignCO=(upd&(Q==4'd9))|(~upd&(Q==4'd0)&clr);另外,把代码修得整齐好看了一点】【代码参考博主weixin_49270464,已进行适当修改,符合实验要求。本代码及
白白与瓜
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2024-02-02 11:28
数电实验
fpga开发
cms小猪o2o企业付款配置中微信提现配置实现商家转账到零钱(企业付款到零钱)解决:“操作失败!产品权限验证失败,请查看您当前是否具有该产品的权限“的错误提示
其实这个功能是由企业付款到零钱功能演变过来的,微信支付里面在2022年5月之前这个功能一直叫"企业付款到零钱"后来因为业务需求改成了"商家转账到零钱"功能也进行了改动这里不是我们讨论的重点,有什么新的变化可以参照官方
开发文档
weixin_45346353
·
2024-02-02 01:23
微信
腾讯云
云计算
java基础(面试用)
//inti=0;//inti=0;//文档注释:通常用于生成Java
开发文档
。/**inti=0;*/2.标识符和关键字的区别是什么?标识符就是一个名字。关键字是被赋予特殊含义的标识符。
阿正要努力
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2024-02-01 16:25
javaSE
java
开发语言
基于Python的H5手机移动商城(Django框架)开题答辩常规问题和如何回答(答辩指导)
所有项目都配有从入门到精通的基础知识视频课程,免费项目配有对应
开发文档
、开题报告、任务书、PPT、论文模版等项目都录了发布和功能操作演示视频;项目的界面和功能都可以定制,包安装运行!!!
黄菊华老师
·
2024-02-01 14:43
毕设资料
H5手机移动商城
Verilog
双边沿采样触发器 HDLBitDualedge
题目如下:我一开始想当然就这样写了moduletop_module(inputclk,inputd,outputq);always@(posedgeclk)qrst),但就是这样。没有真正的硬件设备可以完成与你所描述的相同的东西-总是@(posedgeclkornegedgeclk)。唯一的例外(种类)是IDDR和ODDR,这些需要实例化-它们不能从HDL描述中推断出来。见此博文FPGA中如何实现
闲庭信步sss
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2024-02-01 10:51
数字ic
HDLBit练习
verilog
【AG32VF407】国产MCU+FPGA,更新官方固件解决8Mhz内部晶振不准,
Verilog
实测7.9Mhz!
视频讲解[AG32VF407]国产MCU+FPGA,更新官方固件解决8Mhz内部晶振不准,
Verilog
实测7.9Mhz!
LitchiCheng
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2024-02-01 10:51
fpga
fpga开发
单片机
嵌入式硬件
Verilog
实现上升、下降沿检测 FPGA
Verilog
实现上升、下降沿检测源文件`timescale1ns/1psmoduletop(inputclk,//时钟信号inputrst_n,//复位信号,低电平有效inputsignal//待检测信号
四臂西瓜
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2024-02-01 10:19
FPGA
fpga开发
verilog
上升沿
下降沿
【AG32VF407】国产MCU+FPGA
Verilog
双边沿检测输出方波
视频讲解[AG32VF407]国产MCU+FPGA
Verilog
双边沿检测输出方波实验过程本次使用使用AG32VF407开发板中的FPGA,使用双clk的双边沿进行检测,同步输出方波同时可以根据输出的方波检测
LitchiCheng
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2024-02-01 10:18
fpga
fpga开发
单片机
嵌入式硬件
Verilog
刷题[hdlbits] :Bcdadd100
题目:Bcdadd100YouareprovidedwithaBCDone-digitaddernamedbcd_faddthataddstwoBCDdigitsandcarry-in,andproducesasumandcarry-out.为您提供了一个名为bcd_fadd的BCD一位数加法器,它将两个BCD数字相加并带入,并生成一个和和并带入。modulebcd_fadd(input[3:0]
卡布达吃西瓜
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2024-02-01 10:16
verilog
fpga开发
verilog
hdlbits
Verilog
刷题[hdlbits] :Adder100i
题目:Adder100iCreatea100-bitbinaryripple-carryadderbyinstantiating100fulladders.Theadderaddstwo100-bitnumbersandacarry-intoproducea100-bitsumandcarryout.Toencourageyoutoactuallyinstantiatefulladders,als
卡布达吃西瓜
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2024-02-01 10:46
verilog
verilog
fpga开发
hdlbits
「HDLBits题解」Verification: Writing Testbenches
本专栏的目的是分享可以通过HDLBits仿真的
Verilog
代码以提供参考各位可同时参考我的代码和官方题解代码或许会有所收益题目链接:Tb/clock-HDLBits`timescale1ps/1psmoduletop_module
UESTC_KS
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2024-02-01 10:25
HDLBits
题解
fpga开发
Verilog
「HDLBits题解」Build a circuit from a simulation waveform
本专栏的目的是分享可以通过HDLBits仿真的
Verilog
代码以提供参考各位可同时参考我的代码和官方题解代码或许会有所收益题目链接:Sim/circuit1-HDLBitsmoduletop_module
UESTC_KS
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2024-02-01 09:55
HDLBits
题解
fpga开发
Verilog
Vue3中快速简单使用CKEditor 5富文本编辑器
Vue3简单使用CKEditor5前言准备定制基础配置富文本配置目录当前文章demo目录结构快速使用demo前言CKEditor5就是内嵌在网页中的一个富文本编辑器工具CKEditor5
开发文档
(英文)
Thetimezipsby
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2024-01-31 17:09
笔记
vue.js
ckeditor
ckeditor
5
plugin
OpenMIPS用
verilog
实现
一、前期准备1.编辑、编译、仿真工具用vscode+i
verilog
+gtkwave组合实现
verilog
的编写、编译和波形查看,其配置过程见博主:MacbookM1使用vscode+i
verilog
+
闻林禹
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2024-01-31 13:24
cpu
verilog
基于Python写字楼展示系统(Django框架)开题答辩常规问题和如何回答
所有项目都配有从入门到精通的基础知识视频课程,免费项目配有对应
开发文档
、开题报告、任务书、PPT、论文模版等项目都录了发布和功能操作演示视频;项目的界面和功能都可以定制,包安装运行!!!
黄菊华老师
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2024-01-31 10:56
毕设资料
写字楼展示系统
Verilog
入门——AES实现
AES加密流程介绍参考:https://blog.csdn.net/qq_28205153/article/details/55798628AES加密基本背景AES为分组密码,即将待加密明文分为长度相等的组(AES中分组只能为128位,即16字节),每次加密一组数据直至全部加密完成。加密密钥长度可以为128位、192位、256位,密钥长度不同加密轮数不同。AES密钥长度分组长度加密轮数AES-12
diamond_biu
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2024-01-31 10:39
实验
硬件基础
verilog
密码学
【数字IC精品文章收录】近500篇文章-学习路线-基础知识-接口-总线-脚本语言-芯片求职-安全-EDA-工具-低功耗设计-
Verilog
-低功耗-STA-设计-验证-FPGA-架构-AMBA-书籍-
数字IC全站文章索引demo版(建议收藏慢慢看)*一、项目说明*1.1索引目的1.2收录原则1.3投稿方式1.4版本迭代二、数字IC学习路线三、通用技能篇*3.1数字电路3.2硬件描述语言(
Verilog
程序员负总裁
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2024-01-31 10:05
学习
安全
fpga开发
鸿蒙开发【应用开发基础知识】
应用开发介绍1.项目说明通过OpenHarmony提供的Stage模型和ArkUI的eTS声明式开发规范,结合简单的Demo,分享学习OpenHarmony/docs/application-dev[应用
开发文档
移不动开发技术
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2024-01-31 07:01
鸿蒙开发
harmonyos
华为
鸿蒙开发
程序员
鸿蒙系统
openharmony
鸿蒙星空版
[AG32VF407]国产MCU+FPGA
Verilog
编写控制2路gpio输出不同频率方波实验
视频讲解[AG32VF407]国产MCU+FPGA
Verilog
编写控制2路gpio输出不同频率方波实验实验过程根据原理图,选择两个pin脚作为输出修改VE文件,clk选择PIN_OSC,使用内部晶振8Mhz
LitchiCheng
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2024-01-31 07:51
fpga
fpga开发
单片机
嵌入式硬件
「HDLBits题解」Building Larger Circuits
本专栏的目的是分享可以通过HDLBits仿真的
Verilog
代码以提供参考各位可同时参考我的代码和官方题解代码或许会有所收益题目链接:Exams/review2015count1k-HDLBitsmoduletop_module
UESTC_KS
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2024-01-31 07:10
HDLBits
题解
fpga开发
Verilog
FPGA学习日志:
Verilog
仿真文件的写法
目录一、
Verilog
与仿真1.1
Verilog
的概念1.2仿真与仿真文件1.3仿真的重要性二、
Verilog
仿真文件的写法2.1搭建模块2.2标记模块名称2.3定义输入输出变量2.4初始化initial
长安er
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2024-01-31 04:43
课程学习心得
fpga开发
学习
仿真文件
Verilog
HDL
EDA
python重庆旅游景点数据可视化大屏全屏系统设计与实现(django框架)
所有项目都配有从入门到精通的基础知识视频课程,免费项目配有对应
开发文档
、开题报告、任务书、PPT、论文模版等项目都录了发布和功能操作演示视频;项目的界面和功能都可以定制,包安装运行!!!
黄菊华老师
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2024-01-31 03:24
毕设资料
大数据库可视化
python
信息可视化
django
重庆旅游景点数据可视化
想用
verilog
写一个npu 需要什么学习路线?
要用
Verilog
编写一个NPU(神经处理单元),你需要经过以下学习路线:数字电路基础:学习数字电路的基本概念,包括逻辑门、寄存器、时钟信号、信号传输等。
移知
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2024-01-31 02:00
学习
fpga开发
【VS Code+
Verilog
+Vivado使用】(2)基本设置
文章目录2基本设置2.1字体大小2.2Tab大小2.3选中高亮2.4文件编码2基本设置2.1字体大小方法1:VSCode左下角>管理>设置,搜索"fontsize",点击左侧"字体",根据需要设置"editor.fontSize"选项的值,改变字体大小,如下图蓝框部分所示:方法2:VSCode左下角>管理>设置,搜索"mousewheelzoom",勾选"editor.mouseWheelZoom
xduryan
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2024-01-31 02:09
VS
Code
vscode
【VS Code+
Verilog
+Vivado使用】(3)使用技巧
文章目录3使用技巧3.1文件比较3.2行操作3.2.1任意移动行3.2.2向下复制行3.3列编辑3.3.2Ctrl+点击鼠标左键3.3.3Ctrl+拖动鼠标左键3.3.4Ctrl+Shift+点击鼠标左键3.3.5Ctrl+Shift+拖动鼠标左键3.4多窗口显示3.5时间线3.6配置同步3使用技巧3.1文件比较VSCode可以比较两个文件的内容,并将有差异的部分标注出来。例如,比较文件A和B:方
xduryan
·
2024-01-31 02:09
VS
Code
vscode
【VS Code+
Verilog
+Vivado使用】(4)Vivado绑定VS Code
文章目录4Vivado绑定VSCode4Vivado绑定VSCodeVivado>Settings>ToolSettings>TextEditor>CurrentEditor,从下拉菜单中点击"CurrentEditor…",如下图所示:点击最右侧"…“,弹出"CustomEditorDefinition"对话框,在"Editor"右侧输入"VSCodeinstallationpath/Code.
xduryan
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2024-01-31 02:38
VS
Code
vscode
【VS Code+
Verilog
+Vivado使用】(5)VS Code配置文件
文章目录5VSCode配置文件5VSCode配置文件现附上个人VSCode配置文件settings.json的内容:{//"
verilog
.linting.linter":"xvlog","
verilog
.ctags.path
xduryan
·
2024-01-31 02:38
VS
Code
vscode
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