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Verilog开发文档
python参数类型限定_python限定方法参数类型、返回值类型、变量类型等
作为
开发文档
附加说明,方便使用者调用时传入和返回参数类型。
weixin_39888018
·
2024-01-20 23:29
python参数类型限定
python湖南长沙招聘数据可视化大屏全屏系统设计与实现(django框架)
所有项目都配有从入门到精通的基础知识视频课程,免费项目配有对应
开发文档
、开题报告、任务书、PPT、论文模版等项目都录了发布和功能操作演示视频;项目的界面和功能都可以定制,包安装运行!!!
黄菊华老师
·
2024-01-20 22:16
开题报告
python
信息可视化
django
面相分析API接口
接口平台:https://api.yuanfenju.com/
开发文档
:https://doc.yuanfenju.com/支持格式:JSON请求方式:HTTPPOST
尘中客
·
2024-01-20 12:55
手相
面相
API接口
缘份居
FPGA高端项目:Xilinx Artix7 系列FPGA纯
verilog
图像缩放工程解决方案 提供4套工程源码和技术支持
目录1、前言版本更新说明给读者的一封信FPGA就业高端项目培训计划免责声明2、相关方案推荐我这里已有的FPGA图像缩放方案本方案在XilinxKintex7系列FPGA上的应用本方案在国产FPGA紫光同创系列上的应用本方案在国产FPGA高云系列上的应用3、设计思路框架设计框图视频源选择ov5640i2c配置及采集ADV7611i2c配置及采集动态彩条图像缩放模块详解图像缩放模块使用图像缓存视频输出
9527华安
·
2024-01-20 11:03
FPGA图像缩放
菜鸟FPGA图像处理专题
图像处理三件套
fpga开发
图像缩放
图像处理
双线性插值
Artix7
Xilinx
「HDLBits题解」Latches and Flip-Flops
本专栏的目的是分享可以通过HDLBits仿真的
Verilog
代码以提供参考各位可同时参考我的代码和官方题解代码或许会有所收益题目链接:Dff-HDLBitsmoduletop_module(inputclk
UESTC_KS
·
2024-01-20 11:33
HDLBits
题解
fpga开发
Verilog
「HDLBits题解」Counters
本专栏的目的是分享可以通过HDLBits仿真的
Verilog
代码以提供参考各位可同时参考我的代码和官方题解代码或许会有所收益题目链接:Count15-HDLBitsmoduletop_module(inputclk
UESTC_KS
·
2024-01-20 11:33
HDLBits
题解
fpga开发
Verilog
【FPGA &
Verilog
】手把手教你实现一个DDS信号发生器
FPGA搭建信号发生器DDS,重点是制作能够提前下载进开发板板载ROM的数据文件,这里用到的是mif文件,里面保存了数种波形(正弦波,方波,三角波,锯齿波)的点值,这些点值是由前期采样得来的,然后编写
verilog
去追远风
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2024-01-20 09:52
FPGA学习记录
fpga开发
【FPGA &
Verilog
】使用教程 3-8译码器(原理图输⼊设计)
实验一:3-8译码器(原理图输⼊设计)⼀:实验⽬的1.了解3-8译码器的电路原理,掌握组合逻辑电路的设计⽅法2.掌握QuartusII软件原理图输⼊设计的流程⼆:实验内容2.1设计输⼊1.将3-8译码器A、B、C端作为输⼊,Y作为输出。2.其余引脚按照3-8译码器功能要求连接。2.2电路仿真1.激励⽂件的输⼊包含A、B、C的8种状态2.功能仿真三:实验报告1.给出3-8译码器的真值表:2.实验步骤
去追远风
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2024-01-20 09:52
FPGA学习记录
fpga开发
【Quartus |
verilog
系列】实现 3-8译码器
实验一:3-8译码器(原理图输⼊设计)2.1设计输⼊1.将3-8译码器A、B、C端作为输⼊,Y作为输出。2.其余引脚按照3-8译码器功能要求连接。2.2电路仿真1.激励⽂件的输⼊包含A、B、C的8种状态2.功能仿真1.给出3-8译码器的真值表:2.实验步骤、实验内容截图(从创建⼯程开始到仿真结束)1.路径设置2.器件选择3.汇总4.创建BDF5.原理图设计6.编译结果7.创建VWF进行功能仿真波形
去追远风
·
2024-01-20 09:22
FPGA学习记录
fpga开发
硬件工程
Windows下Gvim的安装与配置
因为在公司实习时,主要用的两台电脑放在公司,下班不想带回实验室,所以就在实验室的电脑上安装GVIM,用于配合在Linux下的
Verilog
训练。2.GVIM的安装最新安
A u g
·
2024-01-20 08:45
数字IC工具
vim
linux
编辑器
python(django框架)电脑用品电商销售数据可视化和商品推荐系统设计与实现
所有项目都配有从入门到精通的基础知识视频课程,免费项目配有对应
开发文档
、开题报告、任务书、PPT、论文模版等项目都录了发布和功能操作演示视频;项目的界面和功能都可以定制,包安装运行!!!
黄菊华老师
·
2024-01-20 07:17
开题报告
python
django
信息可视化
Verilog
wait语句
Verilog
的wait语句是阻塞语句。
暴风雨中的白杨
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2024-01-20 04:48
FPGA
fpga
爬虫笔记(一):实战登录古诗文网站
tesseract开源包,这两个用于自动识别图形验证码哈~我用的是超级鹰,充了1块,有1000积分,一次10积分,初学者福音hhhhh在软件ID随便填一下软件名称和说明,获取软件key然后点击首页,首页的菜单栏处有个
开发文档
看到我请叫我去学java吖
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2024-01-20 03:12
爬虫
笔记
一起学习微信小程序api
接下来我将会介绍几个常用的apiapi的基础、路由、网络请求、界面、用户信息、上传、下载、开放接口介绍之前小编建议,想要掌握小程序api一定要学会阅读微信
开发文档
去使用!
敲代码的小吉米
·
2024-01-20 03:28
微信小程序
学习
小程序
微信小程序在线儿童有声读物系统设计与实现
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黄菊华老师
·
2024-01-20 01:05
计算机系统成品
微信小程序
小程序
基于微信云南昆明某医院预约挂号小程序系统设计与实现 研究背景和意义、国内外现状
所有项目都配有从入门到精通的基础知识视频课程,免费项目配有对应
开发文档
、开题报告、任务书、PPT、论文模版等项目都录了发布和功能操作演示视频;项目的界面和功能都可以定制,包安装运行!!!
黄菊华老师
·
2024-01-20 01:05
开题报告
昆明某医院预约挂号小程序
基于FPGA实现通信系统:
Verilog
与HLS的选择与应用
Verilog
是一种常用的HDL,适用于在FPGA上实现数字通信系统。
AigcFox
·
2024-01-20 01:19
fpga开发
FPGA 多路分频器实验
本节课讲解2分频、3分频、4分频和8分频的
Verilog
实现并且学习generate语法功能的应。
QYH2023
·
2024-01-19 13:22
fpga开发
016-Vue-黑马2023:前后端分离开发(在线接口文档),前端工程化、Element、vue编写一个完成页面、Vue路由、vue打包部署到nginx
第三节前后端分离开发1、介绍开发模式前后端混合开发:传统开发模式前后端分离开发:当前最为主流的开发模式页面原型+需求案例:分析出接口文档离线
开发文档
示例:2、YAPI(官网已停用)2023.7停止维护了
清风微凉 aaa
·
2024-01-19 04:32
三
JavaWEB阶段
vue.js
前端
javascript
【USTC】
verilog
习题练习 16-20
16向量翻转题目描述创建
verilog
电路,将8bit的输入信号按bit翻转,并输出到输出端口,如下图所示:输入格式8bitin输出格式8bitout,为in的向量翻转moduletop_module(
enki0815
·
2024-01-19 02:01
Verilog
USTC
fpga开发
【USTC】
verilog
习题练习 26-30
26进位选择加法器前例中的加法器成为串行进位加法器,只有等前一级的加法器运算结束产生进位位之后,下一级加法器才能利用进位位进行计算,因此电路延时会随加法器串联级数的增加而线性增加,这使得电路计算速度大大降低。设每一级全加器的延时为t,则32bit加法器的延时则为:32t。为降低电路整体延时,我们可以按下图进行设计:我们将电路分为两段,每段实现16bit的加法,为了使高16位与低16位同时进行运算,
enki0815
·
2024-01-19 02:01
fpga开发
【USTC】
verilog
习题练习 11-15
11向量_续1题目描述创建一
Verilog
模块,将16bit输入信号in分成两个8bit的信号out_hi、out_lo,然后输出,如下图所示:输入格式输入信号in,位宽16bit,类型为wire。
enki0815
·
2024-01-19 02:00
Verilog
USTC
fpga开发
【USTC】
verilog
习题练习 21-25
21基于端口名称的实例化题目描述创建一
verilog
电路,实现对模块mod_a基于端口名称的实例化,如下图所示:其中mod_a模块的代码为:modulemod_a(outputout1,outputout2
enki0815
·
2024-01-19 02:59
Verilog
USTC
verilog
fpga
客户端SDK测试是什么?如何测?
01是什么客户端SDK是为第三方开发者提供的软件开发工具包,包括SDK接口、
开发文档
和Demo示例等。SDK和应用之间是什么关系呢?
Python栈机
·
2024-01-18 23:51
安全
网络
网络安全
http
小程序踩坑第二谈
小程序学习总结首先贴上官方文档的链接地址小程序
开发文档
1.触发upper和lower事件的条件。
Jiwenjie
·
2024-01-18 22:40
南京观海微电子----
Verilog
流水线设计——Pipeline
1.前言在工程师实际开发过程中,可能会经常遇到这样的需求:数据从数据源端不断地持续输入FPGA,FPGA需要对数据进行处理,最后将处理好的数据输出至客户端。在数据处理过程中,可能需要一系列的处理步骤。比如常规的信号进行处理步骤有(这里的处理步骤只是举个例子):信号解调、滤波、傅里叶变换。假如数据源每10ns输入一个数据,一个采用数据经过信号解调需要10ns,完成滤波需20ns,傅里叶变换需要30n
9亿少女的噩梦
·
2024-01-18 22:33
观海微电子
显示驱动IC
fpga开发
verilog
语法进阶
语句四、casez语句五、三目运算(ternaryconditionaloperator)六、递减运算符(reduction)七、for循环语句八、实例化多个模块(generate)总结前言 本文是针对
verilog
FPGA中国创新中心
·
2024-01-18 15:21
FPGA学习
fpga开发
verilog
fpga
硬件工程
实现微信小程序摇一摇功能
微信
开发文档
之前是有摇一摇的API的,但是后来好像是废弃了,下面这段代码主要是用的微信
开发文档
里面的加速计里边的两个API实现的。//开始监听加速度数据。
Right atrium
·
2024-01-18 09:54
微信小程序
微信小程序
前端
Verilog
刷题笔记15
题目:Anadder-subtractorcanbebuiltfromanadderbyoptionallynegatingoneoftheinputs,whichisequivalenttoinvertingtheinputthenadding1.Thenetresultisacircuitthatcandotwooperations:(a+b+0)and(a+~b+1).SeeWikipedi
十六追梦记
·
2024-01-18 06:40
笔记
fpga开发
Verilog
刷题笔记16
题目:Sincedigitalcircuitsarecomposedoflogicgatesconnectedwithwires,anycircuitcanbeexpressedassomecombinationofmodulesandassignstatements.However,sometimesthisisnotthemostconvenientwaytodescribethecircui
十六追梦记
·
2024-01-18 06:40
笔记
fpga开发
Verilog
刷题笔记14
题目:Onedrawbackoftheripplecarryadder(Seepreviousexercise)isthatthedelayforanaddertocomputethecarryout(fromthecarry-in,intheworstcase)isfairlyslow,andthesecond-stageaddercannotbegincomputingitscarry-out
十六追梦记
·
2024-01-18 06:10
笔记
Verilog
刷题笔记7
题目:ConnectingSignalstoModulePortsTherearetwocommonly-usedmethodstoconnectawiretoaport:bypositionorbyname.BypositionThesyntaxtoconnectwirestoportsbypositionshouldbefamiliar,asitusesaC-likesyntax.Whenin
十六追梦记
·
2024-01-18 06:09
笔记
Verilog
刷题笔记11
wenowhavemoduleswithvectorsasports,towhichyouwillattachwirevectorsinsteadofplainwires.Likeeverywhereelsein
Verilog
十六追梦记
·
2024-01-18 06:09
笔记
fpga开发
Verilog
刷题笔记13
Inthisexercise,youwillcreateacircuitwithtwolevelsofhierarchy.Yourwillinstantiatetwocopiesof(provided),eachofwhichwillinstantiate16copiesof(whichyoumustwrite).Thus,youmustwritetwomodules:and.top_module
十六追梦记
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2024-01-18 06:09
笔记
Verilog
刷题笔记4
题目:Givenan8-bitinputvector[7:0],reverseitsbitordering.Seealso:Reversingalongervector.我的解法:moduletop_module(input[7:0]in,output[7:0]out);assignout[7]=in[0];assignout[6]=in[1];assignout[5]=in[2];assigno
十六追梦记
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2024-01-18 06:39
笔记
Verilog
刷题笔记17
题目:Forhardwaresynthesis,therearetwotypesofalwaysblocksthatarerelevant:Combinational:always@(*)Clocked:always@(posedgeclk)Clockedalwaysblockscreateablobofcombinationallogicjustlikecombinationalalwaysbl
十六追梦记
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2024-01-18 06:02
笔记
fpga开发
Java基础面试题(五)
文档注释:通常用于生成Java
开发文档
。用的比较多的还是单行注释和文档注释,多行注释在实际开发中使用的相对较少。在我们编写代码
xwhking
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2024-01-18 05:12
Java面试题
java
python
开发语言
UVM的guideline
UVM库是类的集合,它通过提供如何使用System
Verilog
中的功能结构,使System
Verilog
语言使用起来更为通用顺畅。然而,在许多情况下,UVM提供多种机制来完成相同的工作。
谷公子的藏经阁
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2024-01-18 04:03
UVM
Mentor
指导手册
systemverilog
芯片
2019-05-25
图片发自App【每日清单】925/1000次记录,2019/5/25,晴【三件事】1.[]WLWK
开发文档
50%2.[]KD-60%3.[]python第10关35%4.[]每天听本书x35月底完成(207
伽蓝214
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2024-01-18 02:22
基于(JAVA)springboot高校校园自习教室座位管理系统设计与实现
所有项目都配有从入门到精通的基础知识视频课程,免费项目配有对应
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黄菊华老师
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2024-01-17 21:11
计算机系统成品
自习教室座位管理系统
Typora——程序员必备软件
作为程序员平时编写笔记和
开发文档
时一般都使用Markdown格式,为了让你能成为更加专业的程序员,所以建议大家的课程笔记都要使用Markdown格式来编写。
笛秋白
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2024-01-17 16:17
有趣的软件
小程序
软件工程
Typore
学习
verilog
编程题
verilog
编程题文章目录
verilog
编程题序列检测电路(状态机实现)分频电路计数器译码器选择器加减器触发器寄存器序列检测电路(状态机实现)moduleDetect_101(inputclk,inputrst_n
江江江江江江江江江
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2024-01-17 10:35
期末
fpga开发
【FPGA/
verilog
-入门学习17】vivado 实现串口自发自收程序
1,需求PC使用串口助手给FPGA板发送9600波特率的数据,FPGA板接收到数据后,回复同样的数据给PC2,需求分析按模块可以划分为:rx接收模块,将输入的8位并行rx数据转换成[7:0]rx_data信号,当数据接收完成后,同时生成一个rx_done信号。bsp_generate_clk_en:接收波特率时钟产生模块,当rx接收到数据时,给一个start信号给波特率时钟产生模块,由bsp时钟产
王者时代
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2024-01-17 10:31
verilog
&FPGA
fpga开发
python江苏南京旅游景点数据可视化大屏全屏系统设计与实现
所有项目都配有从入门到精通的基础知识视频课程,免费项目配有对应
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、开题报告、任务书、PPT、论文模版等项目都录了发布和功能操作演示视频;项目的界面和功能都可以定制,包安装运行!!!
黄菊华老师
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2024-01-17 07:43
开题报告
python
信息可视化
开发语言
FPGA四选一的多路选择器(用三元运算符?:解决)
例如,在
Verilog
中,条件运算符?:可以用于if-else语句的简写形式。它的一般语法格式如下:表达式?结果1:结果2如果表达式为真,则结果为结果1;否则结果为结果2。
我来挖坑啦
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2024-01-16 22:52
fpga开发
【FPGA & Modsim】 抢答器设计
实验步骤:1、在数字逻辑集成开发环境中新建一个抢答器工程;2、编写
Verilog
HDL源程序;3、编译和
去追远风
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2024-01-16 18:09
FPGA学习记录
fpga开发
5.3
Verilog
带参数例化
5.3
Verilog
带参数例化分类
Verilog
教程关键词:defparam,参数,例化,ram当一个模块被另一个模块引用例化时,高层模块可以对低层模块的参数值进行改写。
lbaihao
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2024-01-16 18:38
verilog
fpga开发
微信小程序如何实现点击链接跳转到手机自带浏览器
最近遇到一个需求、公司有一个业务,制作的小程序需要跳出微信打开一个指定的我们自己的页面,拿到这个需求后我们团队分开去找资料研究方案,通过微信的
开发文档
、腾讯的第三方
开发文档
我们都查阅过资料但是最终只找到一些历史性的资料也就是以前可以现在已经全部封闭了
跳跳也有大西瓜
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2024-01-16 14:26
Zynq7020 使用 Video Processing Subsystem 实现图像缩放
目前市面上主流的FPGA图像缩放方案如下:1:Xilinx的HLS方案,该方案简单,易于实现,但只能用于Xilinx自家的FPGA;2:非纯
Verilog
方案,大部分代码使用
Verilog
实现,但中间的
攻城狮Wayne
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2024-01-16 12:17
fpga开发
基于FPGA的UART多字节环回实验
verilog
代码(含帧头帧尾和解码部分)
采用VIVADO开发环境,频率50MHz,波特率256000,8位数据位,1位停止位。串口接收程序源自正点原子的例程。带仿真工程,数据帧格式如下图:发送数据为:aaff03000E03B186100040011100000000000000110000000000111155CC效果如图:仿真效果图:参考以下文章和视频:FPGA串口多字节收发_哔哩哔哩_bilibiliFPGA串口多字节接收、解码
芯想是陈
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2024-01-16 10:10
FPGA
fpga开发
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