Verilog杂记

Flutter学习——杂记篇

《Flutter实战·第二版》-Preview1.State生命周期initState()当widget第一次插入到widget树时会被调用，对于每一个State对象，Flutter框架只会调用一次该回调。一次性的操作，如状态初始化、订阅子树的事件通知等。didChangeDependencies()当State对象的依赖发生变化时会被调用。系统语言Locale或应用主题改变时。组件第一次被创建后
张豆豆94·2024-02-12 23:53

早点杂记

金金今天爸爸像往常一样叫我快吃早点，孩子乖乖的在沙发上晒太阳，一想到早点我就没兴趣，每天都是包子，稀粥，包子稀粥的，我说不想吃，爸爸竟然像个娃娃一样背着手神秘的说你最想吃啥？说着瞅了瞅锅盖上热腾腾的袋子…接着就像往常一样把粥，菜，肉，勺子筷子一样样摆好，坐在那儿用他的两秒剥蛋法剥鸡蛋，边剥边说粥里有红薯，你不是最爱吃红薯么，先吃点葫芦片，葫芦片切的小，把肉泡在碗里热热…两份煎饼，分别夹着海带丝和榨
悠然随笔·2024-02-12 21:21

家庭杂记 2022.01.27

1今天的正事儿是带娃那去逛动物园。寒假还是应该有给孩子们玩耍的时间，也不只是每天都待在家里做作业学习。前两天看纪录片《生命》，可能对动物看得多了，姐姐也想起了动物园。说干就干吧，早上9:00出发，一个多小时到达动物园。接下来就是长达两三小时的各种看动物。由于下午姐姐还有画画集训，所以也并没有看得十分尽兴。改天再去吧。2偶然和老马把《十三邀》又看了两集，看了俞敏洪和吴国盛这两期。挺喜欢许知远这样的采
怡然自得的花花·2024-02-12 21:53

verilog中阻塞和非阻塞的区别

Verilong中阻塞赋值与非阻塞赋值的区别参考文献：http://bbs.ednchina.com/BLOG_ARTICLE_1993789.HTM1、阻塞赋值操作符用等号(即=)表示。“阻塞”是指在进程语句（initial和always）中，当前的赋值语句阻断了其后的语句，也就是说后面的语句必须等到当前的赋值语句执行完毕才能执行。而且阻塞赋值可以看成是一步完成的，即：计算等号右边的值并同时
ime2224·2024-02-12 16:38

算法杂记（最长公共前缀）

编写一个函数来查找字符串数组中的最长公共前缀。如果不存在公共前缀，返回空字符串""。示例1:输入:["flower","flow","flight"]输出:"fl"示例2:输入:["dog","racecar","car"]输出:""解释:输入不存在公共前缀。说明:所有输入只包含小写字母a-z。思路：设前n个字符串的公共最长前缀为p[],如果第n+1个字符串的前缀不与p[]重合，则去掉p[]中的最
ghjhhyuyuy·2024-02-12 16:57

【DDR】基于Verilog的DDR控制器的简单实现（三）——读操作

上一节【DDR】基于Verilog的DDR控制器的简单实现（二）——写操作本文继续以美光(Micron）公司生产的DDR3芯片MT41J512M8RH-093（芯片手册）为例，说明DDR芯片的读操作过程
wjh776a68·2024-02-12 11:57

杂记：时间成就美

看完了7月份的《大众理财》，后几篇文章介绍了几个有名的保险人。他们的个人介绍中全都是在保险行业呆了十几年。12，17，15，婴儿长成青少年的时间。但在互联网这个行业，这么多年简直是耻辱，飞黄腾达根本用不了那么长时间。摩拜不到两年就拿到了超过10亿美元的融资。拼多多两年11个月登录纳斯达克。一堆知识付费软件打着三天从入门到精通，销量还不低。毕竟，那么多人挂着“经理”title，你再不努力就要被淘汰了
姚小白少校·2024-02-12 06:31

信号的状态类型

verilog专用常见的信号状态有4种，分别是0、1、z、x，其中，0和1是数字电路本身的状态，它的本源是零电平和VDD电平。
Followex·2024-02-12 06:14

家庭杂记 2022.02.03

今日完成事项：1、输入：彭凯平《幸福心理学》，《金瓶梅》，《红楼梦》2、社交：和HJ家一起打牙祭；3、家庭：带娃们晒太阳；阳光午后阳台上看书、打盹儿4、坚持：画一张日历；日记今日记录：1今天除了天气好，似乎没有啥可圈可点的事情。临近中午带着娃们走出家门去外面晒了晒太阳，觉得特别惬意。姐姐吃完午饭就被同学约着去了同学家菜地玩了一下午，我和老马在阳台上晒着太阳看书、打盹儿；弟弟则潜心研究他的拼搭积木。
怡然自得的花花·2024-02-12 04:17

今日杂记

每当到晚上的时候，身体就感觉有些不适，胃有点堵，有点想吐。尤其是在晚上快12点的时候，所以看来我还是得抓紧时间早点睡觉。让自己躺下来，不要过度使用手机。今天晚上有客人来，而且有些事情必须要在网上进行查询，所以又用了两三个小时手机。可能肚子里宝宝在抗议了。复盘一下今天做的事情。书稿终于改完了，虽然我的合作伙伴其实只付出了我1/10的努力。但是她在推动这件事情上作用却不小，她不是一个专业的人才，但是她
阿林Karen·2024-02-12 02:20

五一假期混记

拿着手机，不知道该写什么，感觉最近真的是输入和输出都成了负数，故唯有杂记、混记来凑字数。唉，现在躺在床上的我，真的是浑身疲惫，酸软无力。
仙人掌和蒲公英·2024-02-12 01:37

杂记

前段时间，听了小v老师的精品课，然后关注了她的公众号。在我众多关注公众号中，是我唯一，一篇不纳必看的公众号，而且第一时间就想看的。细细想来，其实她的每篇文章并没有写多么重要的事，真正可以让人发财的东西，就如她自己说的，四分之三的内容都是扯闲篇儿，但她粉丝众多，很亲切的那种，写她家的猫，她姐，她先生蛋总，她父母，好朋友，写吃，运动，玩，还有她职场的穿衣打扮，感觉完全没有功利色彩，让人读着长见识，轻松
丁红英·2024-02-11 22:17

日常杂记

今天下午和同学一起做了版报晚上还在补课的地方和老师一起吃了饺子同学给我画了画图片发自App图片发自App图片发自App图片发自App图片发自App图片发自App图片发自App
天才小李·2024-02-11 22:57

ubuntu22.04搭建verilator仿真环境

Verilator是一款开源的硬件描述语言（HDL）仿真器，它可以将Verilog转换为C++模型，以便进行快速仿真。以下是在Ubuntu22.04上搭建Verilator仿真环境的步骤。
·2024-02-11 18:55

[碎语杂记]今天是个特别日子

图片发自App今天是个平常日子，外面依旧阴乎乎的，有些湿冷。今天是今年最后一天，明天就是新的一年。感冒似乎有见好的迹象，呼吸比昨天畅通了一些。可以肯定的是，彻底恢复还得几天，铁定是一场跨年感冒。今年总结，还没详细梳理，没有太多值得说的。明年计划，也没仔细斟酌，不想想太多办不了的。一会儿，先去医院，探讨探讨感冒问题。
简叔老魏·2024-02-11 16:56

[从零开始学习FPGA编程-28]：进阶篇 - 基本组合电路-奇偶校验生成器（Verilog语言版本）

作者主页(文火冰糖的硅基工坊)：文火冰糖（王文兵）的博客_文火冰糖的硅基工坊_CSDN博客本文网址：目录第1章奇偶校验生成器1.1什么是奇校验1.2Verilog语言描述
文火冰糖的硅基工坊·2024-02-11 08:14

「碎语杂记」大学那些事儿07——名字带南方北方的大学及东南大学

梳理完名字带六大行政区（包括七大地理分区）的大学后，发现还有部分大学名字中带有一些地域字段不是行政区（含地理分区）但比省大的大学，仅从字面看不出学校到底在哪省哪市，一并梳理一下，供有关考生及家长参考。七、名字带南方北方的大学及东南大学大嘴吃四方，东西南北中，方位也作为大学中代表地域的字段进入了大学名称，查了一下，目前大学名字中有带南方北方的，没发现带东方西方的，西方在中国文化中有些忌讳，没有也正常
简叔老魏·2024-02-11 06:22

fpga 需要掌握哪些基础知识？

1、数电（必须掌握的基础），然后进阶学模电，2、掌握HDL（verilog或VHDL）一般建议先学verilog，然后可以学SystemVerilog和VHDL。
宸极FPGA_IC·2024-02-11 01:30

愚夫杂记～不急不急（原创）

邪阳西下酷热留入夜风燥汗人幽室淡茶静安心今夜月圆待到风转清清推窗迎光图片发自App阳春三月的天气，一时间燥热如夏，一时间寒凉似冬，风和雨夹在其中，也是时儿狂作时儿柔，大雨时倾盆水浸街积，小雨时蒙蒙细润春色。阳春三月，烈日当空时坐着也能汗滴沾衣，日蔽九霄时却要添衣防寒，多变又善变的三月春期，每年的这个时候朝冷暮热，或暮冷朝燥时，人总要得个什么感冒发烧，弄得人也成天地疲惫，范困意志松散懒情，什么都不想
愚夫_e8a2·2024-02-11 01:08

杂记（1）

本篇纯属学车后赶回来做表安排活动忙碌一天躺在床上时，心中的那么一点点小心境。我突然间很后悔在大学已经很忙碌的情况下选择了学驾照，去驾照的路上花费时间，等教练让自己练车又很浪费时间，况且真的就是怎么都学不会的那种，今天教练拧我耳朵的时候我差点哭了，并不是很重也不疼，但就是突然觉得很委屈，我也不敢去怼教练，我已经很努力了，但就是怎么都学不会，那时候真的很想哭，但因为不想自己在外面丢人，硬忍着泪水练着练
HomeStar_11b8·2024-02-10 23:06

关于我的杂记

突然，很想自己一个人听着音乐，做这自己想做的事情，不需要说话，沉浸在自己的世界里，周围的一切都和我无关。有的时候，他们会和我分享好多事情，他们也会和我说他们关心的事儿，可是我却想，和我有啥关系呢，我根本就不在乎啊，就没有其他的事儿可做了吗，每天沉浸在这巴拉巴拉巴拉巴拉的琐事中。但是我有的时候也会否定我自己，是不是我很自私，性格不好，不喜欢做一些无效社交，所以才会变相的产生上述的想法，觉得我都不在乎
LittleMonkey媛儿·2024-02-10 22:24

说一句晚安

最近工作忙碌了起来，去花时间好好写一篇文章也变得难了一些，只有在睡前不多的时间里，去随便写一些杂记琐事，时间长了，其中的趣味也就少了。
红南月生·2024-02-10 17:22

《西京杂记》译文集 卷一 修上林苑

【晋】葛洪辑原文：初修上林苑，群臣远方，各献名果异树，亦有制为美名，以标奇丽者。梨十：紫梨、青梨（实大）、芳梨（实小）、大谷梨、细叶梨、缥叶梨、金叶梨（出琅玡王野家，太守王唐所献）、瀚海梨（出瀚海北，耐寒不枯）、东王梨（出海中）、紫条梨。枣七：弱枝枣、玉门枣、棠枣、青华枣、梬枣、赤心枣、西王母枣（出昆仑山）。栗四：侯栗、榛栗、瑰栗、峄阳栗（峄阳都尉曹龙所献，大如拳）。桃十：秦桃、榹桃、缃核桃、金城
碎片的陶醉·2024-02-10 16:10

海南生活杂记：小院

小院忙活了两个多月，院子终于拾掇完了。地面铺了青白色的花岗岩地砖。六十公分高的院墙，也是花岗岩石砖贴面儿。这颜色素净清爽，且渗水性好，看上去很舒适。矮墙上面安了白皮松原木的栅栏。栅栏的颜色原本想刷成板栗或者东欧红，后来看左前方一楼栅栏的板栗色太深，东欧红刷了几根，又感觉太艳。和周围的碧海蓝天、鲜花绿树以及院子的地面颜色不搭，显得突兀扎眼。于是又改成了原木色刷清漆。老魏大哥一开始就主张保留原木色，说
散翁·2024-02-10 15:26

[Keil][Verilog][微机原理] 流水灯、存储器、外部中断实验_北京邮电大学计算机原理与应用课程实验报告

计算机原理与应用实验-流水灯、存储器、外部中断实验1实验一流水灯实验1.1实验目的掌握ARM开发工具的使用。掌握基本IO的使用。1.2实验原理及内容电路结构图实现流水灯的电路结构图如图1所示。以两条红色虚线为界，从左至右第一部分为ARM系统部分，第三部分为外围电路，第二部分是接口部分，需要自己将其连接。图1流水灯的电路结构图接线方式为：GPIOF_0~GPIOF_7（P12接口）接LED1~LED
lgc0208·2024-02-10 13:25

CPLD/FPGA/Verilog_如何写代码减少逻辑单元的使用数量

如何写代码减少逻辑单元的使用数量工作中遇到的问题，芯片级的资源有限制，没办法只能改进逻辑单元综合电路逻辑。一....尽量不要使用"大于""小于"这样的判断语句,这样会明显增加使用的逻辑单元数量.看一下报告,资源使用差别很大.例程:always@(posedgeclk)begincount1=count1+1;if(count1==10000000)feng=1;//no_ringelseif(co
Peter_hust·2024-02-10 09:11

这思绪的洪流 —— 阿斯汤加杂记（二）

每天的阿斯汤加练习，就像乘着一条破烂不堪的小船，在思绪的洪流中勇敢地前行，而且每天都会翻几次船。这是因为，相比起「去想什么」，「不要去想」是更加困难的。在阿斯汤加这条路上，障碍太多太多了。《瑜伽经》1.30说道在拓展心识的澄明度的过程中，会有九种干扰：疾病、昏沉、怀疑、放逸、倦怠、分心散乱、对心识得真实状态所持的妄见、无法坚持到底、退转。这些都是绊脚石，因为它们会引起心识的躁动，使其分心散乱。【一
G小姐的自由世界·2024-02-10 06:17

3月8日杂记―妇女节的茶艺课和关于法的一些思考

妇女节活动今年终于不用坚守岗位而是可以参加妇女节活动了。阳光明媚，春暖花开之时能够踏青品茗吃烤鸭，真是幸福。今日姐妹们齐聚草堂，满室茶香，研习茶艺。虽然连皮毛都未算学到，到也是不一样的体验。相宜草堂比我平日去的清茶社要大许多，这里用干泡台，台面干净，适合习茶，相宜老师也是气质优雅。相比清茶社近期改为湿泡台，台面多放茶点和茶宠也是童趣无穷，适合三五友人聚会，清雅也是更多了几分商贾气息。于我，品茗更是
猫猫love红豆粥·2024-02-10 05:48

4.1 Verilog 过程结构

关键词：initial，always过程结构语句有2种，initial与always语句。它们是行为级建模的2种基本语句。一个模块中可以包含多个initial和always语句，但2种语句不能嵌套使用。这些语句在模块间并行执行，与其在模块的前后顺序没有关系。但是initial语句或always语句内部可以理解为是顺序执行的（非阻塞赋值除外）。每个initial语句或always语句都会产生一个独立
二当家的素材网·2024-02-10 00:02

数字IC基础协议篇（1）——I2C协议

数字IC基础协议篇（1）——I2C协议写在前面的话I2C协议应用框图I2C数据格式协议注意点I2C读写EEPROM例程（基于iverilog和gtkwave）软件环境要求项目框图总结写在前面的话协议介绍
IC_Brother·2024-02-09 22:06

File does not exist or is not accessible:‘c:/Users/Administrator/Desktop/FX2_Stream_IN/FX2_Str

Filedoesnotexistorisnotaccessible:'c:/Users/Administrator/Desktop/FX2_Stream_IN/FX2_Stream_IN.srcs/sources_1/ip/ila_0/hdl/verilog
坚持每天写程序·2024-02-09 20:53

Diamond3.5软件的使用--(2)新建工程并生成可烧录文件

相关参考：https://www.stepfpga.com/doc/lattice_diamond%E7%9A%84%E4%BD%BF%E7%94%A8====1.新建工程并导入verilog文件===
zidan1412·2024-02-09 19:07

vscode开发FPGA(0)--windows平台搭建

一、从官网下载安装VScodeDownloadVisualStudioCode-Mac,Linux,Windows二、安装配置插件1.安装Chinese（simplified）中文汉化包2.安装Verilog-HDL
zidan1412·2024-02-09 19:35

随笔杂记（二）

这两天有点糟糕，三下乡活动政府答应的补贴没有了，意味着我们每个人还要为自己的食宿买单，人均至少700元，是一笔不小的开支，本来就是做公益，做好事，还得让我们一群手头紧的大学生自费还是有点伤，学校也总干些要想马儿跑又不给马儿吃草的事！大学的第一次挂科交在了信号与系统，56分，想当初我就是在复习期间为了三下乡的事回家一趟耽搁了四天，复习了一天不到，该挂！现在补贴黄了，科又挂了，真的有点惨……这两天天天
杨杨周周·2024-02-09 18:49

乡间杂记

辛冶/文源于网络/图大年三十当天，大概因为第一时间公布的确诊病例中，巩义赫然有两例，整个城市都紧张起来，所住村建小区封禁，气氛穆然。大喇叭一吆喝，微信群里一传达，大家都知道是怎么回事了。街道办和村委发布的告知书，很有人情味，诚诚恳恳，以老乡的口吻和感情拉家常一般“劝退”想要走亲戚和出门的人。手机上时不时能收到政府发送的短信，告知防控情况，再三提醒要注意的事，这个春节，成为很多人有史以来的第一次，完
辛冶之森·2024-02-09 18:35

「碎语杂记」很多事儿，不太好解释

前天，参加了个会儿，时间稍长了点儿，憋了泡尿。会后又拍了个合影，拖了些时间。散场后赶紧往办公室赶。路过操场，遇上了位女同志，习惯性的打了个招呼，问了句忙啥。真是习惯性的。作为年龄偏大的男同志，见了女同志，尤其是年轻的女同志，打招呼是基本礼貌。与我相比，我们单位的女同志，基本上都是年轻同志。讲文明讲礼貌是必须的。那位女同志停住脚步，说正好有个事情要和我汇报汇报。我这种紧急情况，也没法实话实说，只能坚
简叔老魏·2024-02-09 17:31

Verilog中函数的定义及调用

简介：Verilog中函数的定义及调用。
田野麦子·2024-02-09 17:48

数字芯片验证入门

文章目录数字芯片验证入门1.验证那些事2.芯片验证系列——Testpoints分解3.芯片验证系列——验证计划4.关于芯片验证中写testcase的一些想法SystemVerilog1.随机化策略——随机变量
凳子花❀·2024-02-09 16:06

雪中杂记（十一）

路边寒冰利如剑，万里银河一条线。今冬别样风景绝，此后何方再相见。（此图由阿富同学提供，在此表示感谢）张远超写于2018年2月10日
信陵脱剑·2024-02-09 15:35

Verilog刷题笔记25

题目：You’realreadyfamiliarwithbitwiseoperationsbetweentwovalues,e.g.,a&bora^b.Sometimes,youwanttocreateawidegatethatoperatesonallofthebitsofonevector,like(a[0]&a[1]&a[2]&a[3]…),whichgetstediousifthevect
十六追梦记·2024-02-09 13:31

Verilog刷题笔记27

题目：Givena100-bitinputvector[99:0],reverseitsbitordering.解题：moduletop_module(input[99:0]in,output[99:0]out);inti;always@(*)beginfor(i=0;i<100;i++)out[i]=in[99-i];endendmodule结果正确：
十六追梦记·2024-02-09 13:31

Verilog刷题笔记28

题目：A“populationcount”circuitcountsthenumberof'1’sinaninputvector.Buildapopulationcountcircuitfora255-bitinputvector.解题：moduletop_module(input[254:0]in,output[7:0]out);inti;always@(*)beginout=8'b0;for(
十六追梦记·2024-02-09 13:31

Verilog刷题笔记26

题目：Buildacombinationalcircuitwith100inputs,in[99:0].Thereare3outputs:out_and:outputofa100-inputANDgate.out_or:outputofa100-inputORgate.out_xor:outputofa100-inputXORgate.解题：moduletop_module(input[99:0]
十六追梦记·2024-02-09 13:01

3.1 Verilog 连续赋值

关键词：assign，全加器连续赋值语句是Verilog数据流建模的基本语句，用于对wire型变量进行赋值。
二当家的素材网·2024-02-09 13:30

verilog语法学习_2.时序控制（延时控制 & 时间控制）

文章目录1.时序控制分类2.时延控制2.1常规时延2.2内嵌时延2.3两者区别：3.事件控制3.1一般事件3.2命名事件3.3敏感列表3.4电平敏感事件1.时序控制分类Verilog提供了2大类时序控制方法
这么神奇·2024-02-09 09:05

Verilog学习笔记（3）——赋值、时序控制

 本章主要讲解Verilog语句中的赋值部分。 Verilog中的赋值包括对线网变量的连续赋值和对寄存器变量的过程赋值。
FPGA 学习工·2024-02-09 09:34

3.2 Verilog 时延

关键词：时延，惯性时延连续赋值延时语句中的延时，用于控制任意操作数发生变化到语句左端赋予新值之间的时间延时。时延一般是不可综合的。寄存器的时延也是可以控制的，这部分在时序控制里加以说明。连续赋值时延一般可分为普通赋值时延、隐式时延、声明时延。下面3个例子实现的功能是等效的，分别对应3种不同连续赋值时延的写法。//普通时延，A&B计算结果延时10个时间单位赋值给Zwire Z, A, B ;assi
二当家的素材网·2024-02-09 09:58

Java多态原理

参考虚方法JVM杂记：对多态实现原理、虚方法表、虚方法、静态解析、动态链接的一些思考_多态和方法表的关系-CSDN博客静态分派与动态分派（JVM）Java虚拟机：静态分派&动态分派原理解析-掘金虚方法表
Sloent·2024-02-09 06:54

vivado MAX_FANOUT、PARALLEL_CASE (Verilog Only)、RAM_DECOMP、RAM_STYLE、RETIMING_BACKWARD、RETIMING_FORWA

MAX_FANOUT指示Vivado合成寄存器和信号的扇出限制。你可以在RTL中或将其指定为项目的输入。该值是一个整数。此属性仅适用于寄存器和组合信号。为了实现扇出复制驱动组合信号的寄存器或驱动器。可以设置此属性仅在RTL中。注：不支持输入、黑匣子、EDIF（EDF）和本地通用电路（NGC）文件。重要！用于UltraScale设备的VivadoDesignSuite不支持NGC格式文件。它是建议您
cckkppll·2024-02-09 04:22

生活杂记–偷时光一寸

借时光一寸行与岁月斑驳之前，隔一步之遥带你看天地变迁借星光一粒燃与长明星河之巅，错亿万光年带你看昙花一现本来今天不计划写的，想想还是写吧。人生总是这样，有些时候总喜欢赶在最后一秒解决事情，仿佛为了最大程度体现和验证自己的能力。结果却什么都搞得一塌糊涂。自大好像是人类的天性，从出生便一直跟随，人人都有，有些人藏的好一些，有些人可以驾驭，有些人完全放任自流。
八十五度七·2024-02-09 04:52
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