Verilog杂记

杂记｜告别二零二一，又是新的开始

朝花夕拾，颇多感慨，2022到来的竟如此维艰，如初春沉寂中萌芽。无论是当下还是久远的未来，回看这段时光，总是会百感交集的。弹指间，武汉的樱花在四季轮回中默默把19年那场浩劫掩埋在花海中，人们默默的把那段时间在记忆中擦去，但是当它再次悄然袭来时，所有的不安，恐慌，伟大都会再次爆发。这或许就是人吧，无论处境怎样艰难，总用一种坚持的甘愿——面对世界繁复变化的环境，总会想办法维持自己内心的平衡。谁也不能责
爱做梦的小鱼儿·2024-02-09 03:41

家庭杂记 2021.07.19

1这段时间时不时地会觉得有一点不严重的气短和胸闷的症状，这马上要上高原了，心里挺担心万一我是心脏或是肺的功能有问题，那可不是闹着玩儿了。之前一直说去体检，一拖就拖到这周了。老马昨天说这马上都要出去玩了，还去检查啥呀,可是我心里还是没有打消要去检查的念头。今天正好老妈中午给我送水果和菜来，我就让老妈下午帮我看着俩娃，我去医院做了个检查。我给医生说了一下我的担心，然后做了心电图还顺带做了个肺部和乳腺的
怡然自得的花花·2024-02-09 03:03

杂记

人们常说人是食物链的顶端，人与动物的本质差别是会创造和使用工具，殊不知这正是人弱小的体现。人不借助工具，不群居生活，团结合作的话，恐怕难以在自然中存活。从孕育这个阶段就可以明显看出，从受精到生产，足足需要十个月，对于出生的婴儿更是要呵护备至，照顾有加，完全无法像其它动物一样。很多动物几乎是一出生就会行走、爬行，而婴儿3个月才勉强会翻身。在谋生这一方面，人类更是逊色。好在人类很聪明，选择了群居，然后
今天不搬砖·2024-02-09 00:29

【芯片设计- RTL 数字逻辑设计入门 16 -- verilog CRC-8 实现】

CRC校验CRC校验（CyclicRedundancyCheck）是一种用于检测数据传输或存储后是否出现错误的技术。其核心思想是通过发送方和接收方都遵循同一算法生成一个数据块的校验码，然后接收方将其与接收到的数据的校验码进行比较。如果两者一致，那么数据很可能是完整和未受损的；如果不同，那么数据在传输或存储过程中可能发生了错误。简单通俗的介绍：假设你有一本书，你想检查这本书是否完整，没有丢失任何页面
CodingCos·2024-02-08 23:02

【芯片设计- RTL 数字逻辑设计入门 15 -- 函数实现数据大小端转换】

文章目录函数实现数据大小端转换函数语法函数使用的规则VerilogandTestbench综合图VCS仿真波形函数实现数据大小端转换在数字芯片设计中，经常把实现特定功能的模块编写成函数，在需要的时候再在主模块中调用
CodingCos·2024-02-08 23:01

【芯片设计- RTL 数字逻辑设计入门 12 -- verilog 有符号数加减法】

文章目录多功能数据处理器描述verilog无符号数与有符号数8'd100+8'd1558'd100+8'd1568'd100+8'd157verilog代码实现TestBench代码VCS仿真结果多功能数据处理器描述根据指示信号
CodingCos·2024-02-08 23:31

某日杂记（二）

今天又是跟昨天一样，忙了一天兼职。也许是今天有注意午休以及做的工作量没有昨天那么多吧，感觉忙完之后，整个人没有跟昨天一样那么迷糊，精神多了。说实话，这兼职确实有时候会让我有一种越做越烦的感觉。但今天一个也在做这份兼职的朋友，她发来的微信，让我觉得，这份工作好像也并没有想象中的那么烦闷。我们这份兼职是要去评价小孩子的作业的，然后，我会因为小孩子在作业中呈现出来的奇奇怪怪的状况而感到头大。然而，今天我
某yyy·2024-02-08 22:02

七夕杂记

七夕前夕落人间伏暑未退母难安昏朦半世转眼过尤待指月度余年织女何时会牛郎鸦鹊不解建桥廊灵犀一闪情已过千年尘缘梦一场
梦里指月·2024-02-08 21:17

杂记

4月30日，星期一今天做很多妈妈开心的事情，而且我头发擦的很干，擦了很久，而且我自己洗澡，也没叫妈妈帮我洗澡，妈妈叫我做什么，我就做什么，因为拖拉猴在后面，理性猴在前面，然后我今天还去妹妹那边吃了蛋糕，今天星期日，我还去看了奶奶，奶奶的那些垃圾血是有病毒的。
康替留·2024-02-08 19:25

【芯片设计- RTL 数字逻辑设计入门 14 -- 使用子模块实现三输入数的大小比较】

文章目录三输入数的大小比较问题分析verilogcodeTestBenchCode综合图仿真波形图三输入数的大小比较在数字芯片设计中，通常把完成特定功能且相对独立的代码编写成子模块，在需要的时候再在主模块中例化使用
CodingCos·2024-02-08 16:05

【芯片设计- RTL 数字逻辑设计入门 13 -- generate_for 和 for】

文章目录generate_forverilogcodetestbenchcode仿真波形for循环verilogcode仿真波形错误小结generate_for在某个module中包含了很多相似的连续赋值语句
CodingCos·2024-02-08 16:34

【芯片设计- RTL 数字逻辑设计入门 11.1 -- 状态机实现 移位运算与乘法 1】

文章目录移位运算与乘法状态机简介SystemVerilog中的测试平台VCS波形仿真阻塞赋值和非阻塞赋值有限状态机（FSM）与无限状态机的区别本篇文章接着上篇文章【芯片设计-RTL数字逻辑设计入门11–
CodingCos·2024-02-08 16:02

杂记

空气中灰蒙蒙的雨滴不一而同地打在我的脸上，我感到冰丝丝的，潮湿的外套裹挟着冒汗的短袖，我感到一阵不适。看着被淋湿的校园，有人撑把伞急匆匆地赶到宿舍，有人穿着迷彩衣扭摆着身子小心翼翼地跑；还有人闲庭信步如享受一般在雨中漫步…抬头向远处看，那片绿油油的山穿杂在雾气之中，若隐若现，慢慢摸索，好像在寻找什么。我驻足痴望，定晴一看，那山的顶尖还有一塔，塔不大，刚刚探出头。我问同学未能得知那塔的出处。说雾也是
高夜原·2024-02-08 14:01

随笔杂记

图片发自App最近经历的事情有点多，而将要经历的事情也不少。我自问在生活中，我还没法做到控制自如，波澜不惊。不知不觉坚持写作已是第五天，第五天对于一个写作新手来说，不算容易。还记得中学时期的随笔，周记，日记，随堂作文，都是让我折磨的事情。随着写作练习的进行，我越来越佩服那些作家，每天可以写出那么多的文章。而自己目前的写作水平还不如中学时代。我的大学，其实算是荒废了，没有读上几本书，也没学到什么技能
郑知行·2024-02-08 11:14

当时就感觉自己像是一个垃圾，别人想捡起来就捡起来

今日杂记铺今日杂记铺我在网上开了一个属于我自己的微信公众号。起初的打算，写点我虚构的小说。写着写着，就有点力不从心。毕竟自己的经验摆在那儿。放了许久，我看了一些书籍。想着也学学别人，听故事，写故事。
今日杂记铺·2024-02-08 07:50

使用Verdi或DVE分析波形的一些小技巧

文章目录查看DeltaCycle的方法Verilog和SV的仿真调度机制使用Verdi查看DeltaCycle的方法使用DVE查看DeltaCycle的方法Verdi的一些其他小技巧总线拆分事件统计逻辑运算修改参数显示进制查看
小破同学·2024-02-08 07:12

AD9361纯逻辑控制从0到1连载7-根据射频频率计算VCO参数

AD9361从0到1连载8-fastlock之profile存器设置verilog实现不管是使用使用何总方法，要修改射频频率，首先需要计算出对应的VCO参数。
冰冻土卫二·2024-02-08 07:11

AD9361纯逻辑控制从0到1连载3-初始化模块

初始化代码的工作，就是将上个章节生成verilog函数中的命令条条执行，碰到需要等待的地方等待，需要读某个标志位的地方就一直读，直到标志位符合要求。下面贴出初始化代码。
冰冻土卫二·2024-02-08 07:40

AD9361纯逻辑控制从0到1连载2-将脚本转化为verilog代码

首先查看一下，上一章我们生成的脚本文件fdd_600m：//************************************************************//AD9361R2AutoGeneratedInitializationScript:Thisscriptwas//generatedusingtheAD9361CustomersoftwareVersion2.1.3
冰冻土卫二·2024-02-08 07:39

AD9361纯逻辑控制从0到1连载1-生成初始化脚本

好在ADI官方提供了界面化的软件，可以根据图形化的配置，生成初始化的脚本，我们要做的就是将这个脚本转换为对应的verilog语言。
冰冻土卫二·2024-02-08 07:09

【芯片设计- RTL 数字逻辑设计入门 11 -- 移位运算与乘法】

请阅读【嵌入式开发学习必备专栏】文章目录移位运算与乘法VerilogCodeverilog拼接运算符（{}）TestbenchCodeVCS波形仿真问题小结移位运算与乘法已知d为一个8位数，请在每个时钟周期分别输出该数乘
CodingCos·2024-02-08 07:38

《过则喜，赞多忧》

《周易》中的谦卦范晔的《后汉书》谦虚之言《南北杂记》【67】哀哉为犹，匪先民是程，匪大犹是经。维迩言是听，维迩言是争。如彼筑室于道谋，是用不溃于成。国虽靡止，或圣或否。民虽靡膴，或哲或谋，或肃或艾。
池瑶_若轩·2024-02-08 07:37

05 06 Verilog基础语法与应用讲解

05.1.位操作计数器实验升级，设计8个LED灯以每个0.5s的速率循环闪烁（跑马灯）1.1方法1：使用移位操作符<<来控制led灯的循环亮灭设计代码Verilog中，判断操作的时候不加位宽限定是可以的
Dale_e·2024-02-08 07:36

FPGA的VGA显示基础实验

文章目录VGA介绍基本定义管脚定义VGA显示原理VGA通信协议VGA时序解析VGA显示字符实验准备建造工程运行结果VGA显示彩色条纹工程结果展示VGA显示彩色图片准备工程ROMIP核PLLIP核调用Verilog
小艺的小依·2024-02-08 06:29

周日杂记

今天我休息，上午去青岛文化市场摆摊卖书，书卖的不多，和往常一样遇到不少书友，寒暄打着招呼，热情询问收没有好书，由于天气气温降低，购书者不算多，但看到书友从我的书中买到心仪的书那种满足感，我也感到高兴，遇到书友打听孩子的学习状况都是感到了压力，书摊收拾结束后来到我们书店，我和我们书店相识也整整十二年了，最近我们书店搞店庆，四折优惠，我就买了九本小书，花费132元，书做的精致，我喜欢的书型，真是开卷有
学谦斋·2024-02-08 05:55

无感杂记、四

很多人自认为自己是有素质的人。平时看上去衣冠楚楚，道貌岸然，暗地里不知做出多少让人大跌眼镜的离奇事件。素质这种东西，不是一时三刻就能够看得出来。所以，当有人对你说他的素质如何如何好，你就慢慢观察吧！观察一个人的言行举止，为人处事，完全能够清楚的知道他到底有没有素质。最后问下，素质到底是个什么鬼？
要生花·2024-02-08 04:49

杂记

因为一场如其来的出行，打乱了我原本的很多计划（自己给了自己太多借口，其实是自己默默地假借一次出行放纵了自己）。但是归来之后感触还是很多的：一、思想层面1、东北以南的地方都是文化盛行的地方，每一次出行都能感受到自己的渺小和无知，也同时感触中华文化之博大精深。2、身体和灵魂真的必须有一个要在路上，最希望的是都在路上，所以每年无论是主动还是被动都要多出去走走，有利于身心健康的同时，更会热爱生活，热爱自己
木子小青·2024-02-08 04:18

2.1 Verilog 基础语法

格式Verilog是区分大小写的。格式自由，可以在一行内编写，也可跨多行编写。每个语句必须以分号为结束符。空白符（换行、制表、空格）都没有实际的意义，在编译阶段可忽略。例如下面两中编程方式都是等效的。
二当家的素材网·2024-02-08 03:19

Six chapters of life 浮生六记—杂记one

WhatIwanttoemphasizehereismainlyabouttherealchangesinmyownlifeandthereflectionitaroused.ThetruthIhavetoadmitisthatinsuchacomplexworld,thepossibilitytomaintainone’spurityisamereblip.Ihavetriedbutfailed
傾負·2024-02-08 02:42

1.2 Verilog 简介及发展历史

Verilog具有很强的电路描述与建模能力，能从多个层次对数字系统进行描述和建模。因此，在简化硬件设计任务、提高设计效率与可靠性、语言易读性、层次化和结构化设计等方面展现了强大的生命力与潜力。
二当家的素材网·2024-02-08 02:10

1.1 Verilog 教程

VerilogHDL（简称Verilog）是一种硬件描述语言，用于数字电路的系统设计。可对算法级、门级、开关级等多种抽象设计层次进行建模。
二当家的素材网·2024-02-08 02:09

归乡杂记（二）

清晨的雨，温柔的下了大半日。午后醒来，房子里除了我再没她人[捂脸]拿了钥匙奔向霞光，唯恐错过了这美丽。庄稼长的高高，走进田里，一米八的大个子未必能瞧得见我。芝麻大豆长的稀稀疏疏，高低不齐，奇了怪了，每一块地长的都差不多一样，也就排除了人为的因素，是自然的手笔吧？玉米却是充当着护卫，守护着它们。霞光散去，村里的池塘上空，出现了很多蝙蝠。麻吉妞，蜻蜓不知道躲去了哪里，青蛙也未见一只，更没有“呱呱地”乐
被风追赶的叶·2024-02-08 01:16

Verilog刷题笔记22

题目：Buildapriorityencoderfor8-bitinputs.Givenan8-bitvector,theoutputshouldreportthefirst(leastsignificant)bitinthevectorthatis1.Reportzeroiftheinputvectorhasnobitsthatarehigh.Forexample,theinput8’b1001
十六追梦记·2024-02-08 00:22

Verilog刷题笔记23

题目:Supposeyou’rebuildingacircuittoprocessscancodesfromaPS/2keyboardforagame.Giventhelasttwobytesofscancodesreceived,youneedtoindicatewhetheroneofthearrowkeysonthekeyboardhavebeenpressed.Thisinvolvesaf
十六追梦记·2024-02-08 00:50

fpga verilog需要注意的一些代码规范以及易错点

fpga里面乘法符号*一个周期是算不出来的，所以例如data*3可用data+data+data代替，加法可在一个周期内算完，才会保证不出错误
一枚清澈愚蠢的研究生·2024-02-07 22:30

立秋杂记

几场淅淅沥沥的秋雨过后，暑气全消。天上一大片一大片的云朵变多了，下午的时候，通通涌到了西边天的一角，红红火火的烧起来，其余的天空又是湛蓝的，看的人心旷神怡，一阵风吹来，整个人都放松了，就想静静的坐着。古人云：夏听蝉声，秋听虫声。入夜后，从各个角落，传来蟋蟀的叫声，坐在门外，四下里都听得到。有时听声音大，就知道旁边角落里有只在叫，于是故意咳嗽一声，叫声戛然而止，过不多久，又会有像是试探一样叫一下，若
半岛铁人·2024-02-07 13:38

关于七夕

七夕乞巧，这个节日起源于汉代，东晋葛洪的《西京杂记》有“汉彩女常以七月七日穿七孔针于开襟楼，人俱习之”的记载，这便是我们于古代文献中所见到的最早的关于
火爆的后槽牙·2024-02-07 11:28

2022-06-06

我突然想起我淋过一场大雨，还写了下来，叫什么雨后杂记，现在想起来是心有余悸，那天是7.18距离郑州720暴雨也就一天的光景。中午我没有睡觉，也没有学习，我在听窦唯的噢!
94d790dde35f·2024-02-07 11:59

【SpinalHDL】3.奇淫技巧

anonymSignalPrefix”字符串中的内容达到你想要的前缀，Scala中代码如下：objectTopextendsApp{SpinalConfig(anonymSignalPrefix="tmp").generateVerilog
sinply6·2024-02-07 10:38

HDL Designer 2021.1 如何将默认编辑器修改为VsCode

第1步安装Vscode第2步添加Vscode至HDLDesigner第3步更改HDLDesigner编译器第4步修改结束，在HDLDesigner中双击block可使用Vscode编辑verilog
是ZZJin·2024-02-07 08:14

1.3 Verilog 环境搭建详解教程

学习Verilog做仿真时，可选择不同仿真环境。
二当家的素材网·2024-02-07 05:43

杂记

秋天的早晨，秋风萧瑟，走在路上，好喜欢每一棵树，因为它们都有自己的姿态。我也喜欢叶子，不管是生机盎然，还是跌落尘泥。匆匆前行中，一片梧桐树叶不轻不重地落在我头上，就好像一只小鸟那样轻巧，那样喜悦，我来不及伸手，它已因为惯性飘落脚下。想弯腰去捡，看到满地落叶，突然觉得不应该捡起。一来它有它的位置，我有我的方向，自己捡起，无非是放在桌边，哪天不小心被搞卫生的阿姨扔进垃圾桶，反而要和无法预料的垃圾挤在一
悦读印象·2024-02-07 04:32

【INTEL（ALTERA）】错误 （22595）： 英特尔 Quartus不支持“BDF”类型的实体“entity_path/entity_name”

任何现有的BDF设计文件都必须转换为VerilogHDL或VHDL。
神仙约架·2024-02-07 04:55

Verilog刷题笔记18

题目：Anifstatementusuallycreatesa2-to-1multiplexer,selectingoneinputiftheconditionistrue,andtheotherinputiftheconditionisfalse.解题：moduletop_module(inputa,inputb,inputsel_b1,inputsel_b2,outputwireout_ass
十六追梦记·2024-02-07 03:17

Verilog刷题笔记19

题目：Acommonsourceoferrors:HowtoavoidmakinglatchesWhendesigningcircuits,youmustthinkfirstintermsofcircuits:IwantthislogicgateIwantacombinationalbloboflogicthathastheseinputsandproducestheseoutputsIwanta
十六追梦记·2024-02-07 03:17

Verilog刷题笔记21

题目：Apriorityencoderisacombinationalcircuitthat,whengivenaninputbitvector,outputsthepositionofthefirst1bitinthevector.Forexample,a8-bitpriorityencodergiventheinput8’b10010000wouldoutput3’d4,becausebit[
十六追梦记·2024-02-07 03:17

Verilog刷题笔记20

题目：CasestatementsinVerilogarenearlyequivalenttoasequenceofif-elseif-elsethatcomparesoneexpressiontoalistofothers.ItssyntaxandfunctionalitydiffersfromtheswitchstatementinC
十六追梦记·2024-02-07 03:46

疫期杂记

这几天，路上车很少，20分钟，即可到单位。单位周边，小巷子里也少有人经过，路边楼房，都有一个值班的人守着，不放一个人进出。疫情越来越严重了。确诊病例数据已达3万余人。而逃脱非典的贵阳人，这回终于也深陷其中。南明区成了重点防控区域。一大早，听到的是某小区发现确诊病例，可能造成全小区，甚至整座城的疫情大爆发的不良消息，忧心忡忡。而更让人泪目的是，那位李医生，也不治身亡。一位普通医生的身亡，牵动大家的心
鸿妮·2024-02-07 03:34

2020杂记（46）《瓦尔登湖》笔记七：声音

1.当我们局限在书籍之中，哪怕是最杰出最经典的书籍，当我们只读特定的书面文字，而它们本身之不多是方言和地方性文字的时候，我们就有忘记那一种语言的危险，这正是一切事物都使用的、不用比喻表达的语言，而只有这种语言才是丰富的和标准的。发表的东西很多，印刷出来的很少。从百叶窗缝间涌入的光线，在百叶窗被完全去掉以后就不再被人记起了。2.任何方法和准则都代替不了永远保持警觉的必要性。能够看得见的东西就永远要去
宁超群·2024-02-06 22:50

FPGA快速入门路径

适合新手的FPGA入门路径总体路径规划基础学习-verilog语言verilog语言学习，推荐verilog数字系统设计一书，讲解比较详实和全面。
zuoph·2024-02-06 18:14
上一页 1 2 3 4 5 6 7 8 下一页
按字母分类： ABCDEFGHIJKLMNOPQRSTUVWXYZ其他