Verilog杂记

厦门自由行之第一天:

厦门三人行之杂记出发前一天:12️28日下午15:00从广州粗发，来深圳集合！
大苏子在广漂·2024-09-16 08:41

(179)时序收敛---＞(29)时序收敛二九

1目录（a）FPGA简介（b）Verilog简介（c）时钟简介（d）时序收敛二九（e）结束1FPGA简介（a）FPGA（FieldProgrammableGateArray）是在PAL（可编程阵列逻辑）
FPGA系统设计指南针·2024-09-16 07:32

(180)时序收敛---＞(30)时序收敛三十

1目录（a）FPGA简介（b）Verilog简介（c）时钟简介（d）时序收敛三十（e）结束1FPGA简介（a）FPGA（FieldProgrammableGateArray）是在PAL（可编程阵列逻辑）
FPGA系统设计指南针·2024-09-16 07:31

(158)时序收敛---＞(08)时序收敛八

1目录（a）FPGA简介（b）Verilog简介（c）时钟简介（d）时序收敛八（e）结束1FPGA简介（a）FPGA（FieldProgrammableGateArray）是在PAL（可编程阵列逻辑）、
FPGA系统设计指南针·2024-09-16 07:31

(159)时序收敛---＞(09)时序收敛九

1目录（a）FPGA简介（b）Verilog简介（c）时钟简介（d）时序收敛九（e）结束1FPGA简介（a）FPGA（FieldProgrammableGateArray）是在PAL（可编程阵列逻辑）、
FPGA系统设计指南针·2024-09-16 07:31

(160)时序收敛---＞(10)时序收敛十

1目录（a）FPGA简介（b）Verilog简介（c）时钟简介（d）时序收敛十（e）结束1FPGA简介（a）FPGA（FieldProgrammableGateArray）是在PAL（可编程阵列逻辑）、
FPGA系统设计指南针·2024-09-16 07:31

(153)时序收敛---＞(03)时序收敛三

1目录（a）FPGA简介（b）Verilog简介（c）时钟简介（d）时序收敛三（e）结束1FPGA简介（a）FPGA（FieldProgrammableGateArray）是在PAL（可编程阵列逻辑）、
FPGA系统设计指南针·2024-09-16 07:01

(121)DAC接口---＞(006)基于FPGA实现DAC8811接口

1目录（a）FPGA简介（b）IC简介（c）Verilog简介（d）基于FPGA实现DAC8811接口（e）结束1FPGA简介（a）FPGA（FieldProgrammableGateArray）是在PAL
FPGA系统设计指南针·2024-09-16 07:01

FPGA复位专题---（3）上电复位？

1目录（a）FPGA简介（b）Verilog简介（c）复位简介（d）上电复位？
FPGA系统设计指南针·2024-09-16 07:31

(182)时序收敛---＞(32)时序收敛三二

1目录（a）FPGA简介（b）Verilog简介（c）时钟简介（d）时序收敛三二（e）结束1FPGA简介（a）FPGA（FieldProgrammableGateArray）是在PAL（可编程阵列逻辑）
FPGA系统设计指南针·2024-09-16 07:29

Quartus sdc UI界面设置（二）

1.在Quartus软件中，导入verilog设计之后，打开Tools/TimeQuestTimingAnalyzer界面大致分为上下两部分，上半部分左侧显示Report、Tasks，右侧显示欢迎界面；
落雨无风·2024-09-15 10:49

家庭杂记 2022.03.14

1今天是孩子们居家学习的第一天，姐姐的第一次网课的第一堂课是班队课。老师在给孩子们讲了一些关于YQ当中在家学习时，如果遇到一些心理上的问题要如何去化解和处理的方法。晚上我和老马在讨论的时候就觉得现在的老师们或者说现在的教学在这一点上还是真是和我们那时候比起来进步了不少，开始更多地在关心孩子们的心理健康。我们所在片区虽然是FF区，但老马为了不给同事们造成一些心理压力，也主动提出了居家办公，可能接下来
怡然自得的花花·2024-09-15 00:04

大四合院杂记(四十三，六相公的梦想就是吃饱饭)

四十三，六相公的梦想就是吃饱饭六相公是村里的五保户，一直单门独户，我们这些小屁孩的，小一点的喜欢听他讲故事，稍微大一点了，就会跟着更大一点的孩子瞎起哄：“相公相公，穿个花衣衫，娶个麻子婆，生个孩子没屁眼！”听他讲故事那时候，他很高兴，他喜欢讲他小时候受苦的故事，解放前，给财主放牛，吃不饱，穿不暖，还会挨打。他那时的梦想就是能吃饱饭。因为他是孤儿，住的地方是茅草棚子，夏天外面下大雨，里面下小雨；冬天
高领001·2024-09-14 07:22

放风筝杂记

今天，我从平台买的风筝到了。正好是星期天，正好春暖，正好有和煦的微风，儿子自己挑的风筝，收到，他自然高兴，欢喜打开，安装好，我们俩一起去东边麦田里放风筝。我长这么大，还是第一次放飞风筝。儿子小，他把放风筝的任务交给了我，在我的记忆中，风筝开始要起跑才能飞起，我试了两次，不是这样。应该是边放飞边松拉线，风筝就上飞了，我放着轮里的线，它边随着线的增长而飘摇向上，直到我将线放的很长很长，它飞得很高很高，
心和·2024-09-13 13:43

元日杂记

2019年的元旦，难得睡了个懒觉。醒来，朋友圈一片喜气洋洋迎新岁，各种群内红包漫天洒。我羡慕生活中这些无忧无虑，活色生香，离我似乎总远了一米。出门兜了一圈，天气倒随我，没有见雪为晴，而是一种逼仄的阴冷。说是白天，却有一种奇怪的亮，是老天爷一种似笑非笑，似哭非哭的表情。大概他也在尴尬着，摆不平雨雪风晴各路人马。我对这位老天爷很是无奈，因为他摆平了我。我在他面前谨小慎微，言听计从，可是他不偏爱我。自从
花委尘·2024-09-13 08:01

如何利用马桶时间？

于是我总坐在马桶上翻个几页，不管是漫话杂志，还是画册小集，亦或是小诗杂记，还真有些，身心一起清的感觉。二．写杂记。趁着如此轻松，静谧之际，写上几
琴弦X·2024-09-13 04:35

牛客Verilog语法刷题Day 1

校验器的输入是由原始数据位和校验位组成对于奇偶校验，若合法编码中奇数位发生了错误，也就是编码中的1变成0或0变成1，则编码中1的个数的奇偶性就发生了变化，从而可以发现错误，但不能检测出是哪些位出错。对于一个设置为50MHz的移位寄存器，把16左移到128，需要（）nsA.30B.40C.50D.60本题答案选D,从16到128需要3位，50MHz的时钟为20ns，移动3位则为60ns时间(s)=1
SAChemAdvance·2024-09-13 03:47

连续发送多个数据（uart串口RS232协议/verilog详细代码+仿真）

写在前言以下内容详细源文件，已经上传个人主页资源，需要自取~目录写在前言需求分析UART简介整体架构流程小结需求分析使用串口（rs232协议）间隔1s连续发送16byte的数据。由于每次发送的数据只有8bit，16byte=128bit，所以要发送16帧。UART简介这里实验所使用的参数有：rs232通信协议+9600bps+quartus18.0+modelsim2020异步通信：UART是一种
勇敢牛牛（FPGA学习版）·2024-09-12 22:45

病中杂记

＊以前，总是认为自己喜欢运动，便可以疏忽对身体的照料。然，昨２日突染感冒，发烧。当夜甚是痛苦，整夜不得眠，欲求药而不得，只能忍着。中间起来好几回，都是弄水给自己喝。以至于两日不敢洗澡，衣物也不敢更换。白天到公司效率低下，然吾心中纵使有百般不愿，也只能独自承受，旁人亦不得见，意志消沉，天线落下。回到家中，暖气亦坏，其中心情，可想而知。但皆此种种，皆有因果，不造恶业，不得恶果。不做好事，焉得福报。回家
Aaron_Swartz·2024-09-12 00:33

刘大杰《中国文学发展史》读书笔记48

六朝的作品，只是一些没有结构的残丛小语式的杂记，叙事没有布置，文笔亦极俗浅，实在还算不得小说。中国的文言短篇小说，在艺术上发生价值，在文学史上获得地位，是起于唐代的传奇。
小神仙记录薄·2024-09-10 22:10

日常杂记

今天10月5日，日更第二天，今天的天气极其寒冷，两个字形容，那就是“真爽”！不知怎么的，大部分地区强降温，着实让许多人都受不了，关键是昨天已经和朋友约好出来游玩，怎么也没想到这么冷的天气，因为只是国庆回家，没有拿太厚的衣服，但家里的衣服又全都搬到了学校，就这样，我成了没有厚衣服穿的小孩。图片发自App骑电动车走在路上，耳边风声呼呼，大树的叶子也被吹得呼啦啦全掉了下来，给人一种好清冷的感觉，路上也有
沙雕少女最优秀·2024-09-10 01:58

第11周作业---HLS编程环境入门

目录HLS概念HLS是什么HLS与VHDL/Verilog有什么关系?
pss_runner·2024-09-08 09:41

2020杂记（106）万物都有自己的节奏

1我不仅入睡难，醒得早，睡眠还很浅，半夜有一丁点声音就会醒过来，半天睡不着。偏偏卧室外面的空地正在修建学校和市场，有时候通夜都是机器的轰鸣声。最近一段时间，醒得越来越早，醒后就再也睡不着。凌晨五点左右，会全身发热。白天老是犯困，身体总是僵着，像是黏着牛皮糖一样，连脑袋也不灵光了，做事效率越来越低。“我是不是早更了？”我跟朋友开玩笑。“啥早更？你现在更已经是正常时间段了。”“你找打哦！”“你的身体节
宁超群·2024-09-07 20:31

日常杂记

随着孩子一天天长大，专职宝妈的心中也因为和社会越来越脱节而心生惶恐，最近的状态就是：如果哪天看书了，心情就好点，否则就处于急躁加恐慌。这不，刚刚妈妈接了个电话，是一个从小看我长大的叔叔的，他听到我专职在家带孩子，很是诧异，居然连问了三遍确认，我听到了，心中更是无奈，看娃娃真的是占据太多时间，完全没有自己的空间，不知道什么时候能好点呢？还好，有盼头，等她上幼儿园了，我就可以重新回职场了，但是这之前真
气体_81bd·2024-09-07 12:19

2020杂记（102）整合资源进课堂

【摘录】制作《银汤匙》研究笔记时，先生会借助词典、百科事典等彻底查阅，但即便如此，也依然会有搞不清楚的地方。那该怎么办呢？据说，先生是直接写信向当时健在的《银汤匙》作者中勘助先生求教。《全世界都想上的课》P37【感悟】仅从桥本先生对教材的研究精神，我们也会被他折服，期待着能上他的课。借助工具书彻底查阅，我们平时在做教学准备的时候，也会用到，不算稀奇。但是桥本先生能够主动去联系作者来解答疑惑，却是我
宁超群·2024-09-07 09:04

VCS简介

1.2.1关于VCSVCS是VerilogCompiledSimulator的缩写。VCSMX®是一个编译型的代码仿真器。
XtremeDV·2024-09-07 08:14

vcs 入门

vcs即verilogcompilesimulator支持verilog,systemVerilog,openvera,systemC等语言，同时也有代码覆盖率检测等功能。
hemmingway·2024-09-07 07:36

回乡杂记|三三探幽

我知道影子没有求用，但是我要找回我的影子。我已经走了很久的路，很远很远。我记得我穿过了一片松林，厚厚的绵软的松针让双脚无比舒适。不时，在路边看到松针层凸起的小包，我轻轻地将它扒开，一朵或几朵奶黄而油滑的菌子显露出来，鲜艳而丰满，让我精神倍振。我记得我经过了一片坟堆，荒凉、破败，夕阳斜照残碑，我有时弯腰辨认碑上的字迹。生不闻名，死或留志，这或许也是人生一点安慰。我坐在一个垮落的坟旁，想起了写聊斋的蒲
之川_f6c2·2024-09-06 22:28

【生活杂记】夜游黄鹤楼

夜游黄鹤楼明天正式对外开放了，今天是预演出，在开场前的半小时，我被通知去观看。好在距离黄鹤楼很近，10分钟后，我准时到达。没有看到预告，一切都是未知，我随着人流停留在了第一处表演区，幻彩留影，明月当空，秋风送爽，夜登黄鹤楼，可谓精神气爽。一切好似没有发生即使这么大的疫情面前，黄鹤楼经历这场疫情洗礼后，经过半年的策划，惊艳在武汉人民面前，除了震撼，就是骄傲。黄鹤一去不复返，白云千载空悠悠。黄鹤楼在1
7未末·2024-09-06 03:03

上海杂记（一）

上次游历祖国的大好河山还是差不多8年前。现在想来，只记得去了西安古城。那段稀稀散散的记忆，如今却怎么也没办法想起来当时游历的心情。或许是因为时间太过长久，也或许是因为那时的注意力更多的在于游玩，而并不是细细体会一座城市独特的魅力。我暗暗想，阔别十七年之后，今年在去上海上课时一定要用心感受这座城市的物，景与生活。我是个北方人，在北京生活了多年早已习惯了北方初春满天飞舞的白絮，盛夏令人汗流浃背的闷热，
隔壁的小宝·2024-09-06 00:32

Xilinx Vivado的RTL分析（RTL analysis）、综合（synthesis）和实现

2、RTL分析（RTLanalysis）一般来讲，通常的设计输入都是Verilog、VHDL或者SystemVerilog等硬件描述语言HDL编写的文件，RTL分析这一步就是将HDL语言转化成逻辑电路图的过程
2401_84185145·2024-09-05 23:38

Verilog2. C语言3. 数组4. 关键词5. 模块

###5.2.4Verilog数组VSC语言数组####Verilog数组在Verilog语言中，数组通常被称作内存。
行者..................·2024-09-05 10:41

杂记

在支付宝玩打卡，突然好多小哥哥要加我好友，妈耶，这是什么情况(゜ロ゜)？这么多空窗期的单身汪吗？如果是真的，在学校不应该又大把女孩可以追吗，何必在虚拟世界里这么累⊙﹏⊙。况且网上聊天和当面聊天感觉也不一样呐，就像在实体店和网络上购物一个道理。只不过实体店看好可以网上下单，人，倒是没有同款。呐呐呐呐，也可能是我头像太好看了(｡･ω･｡)ﾉ
那只树懒·2024-09-05 03:45

【杂记-浅谈LACP链路聚合技术】

浅谈LACP链路聚合技术一、LACP协议概述二、LACP的工作原理及要点三、LACP的配置与协商一、LACP协议概述1、概念①LinkAggregationControlProtocol，LACP，即链路聚合协议，它可以将多个物理链路聚合成一个逻辑链路，以提高带宽和冗余性。LACP通过链路聚合控制协议数据单元（LACPDU）与对端设备交互信息，维护链路聚合组的形成和运行状态。②链路聚合并不具备天然
叫我小虎就行了·2024-09-04 02:43

期中考试后杂记

期中考试后杂记期中考试结束了。为期两天的期中考试今天终于结束了，早上7:20，最后一场生物考试结束了，学生们脸上有抑制不住的喜悦，看得出考试后还很放松。
悠之不语斋·2024-09-03 23:16

(170)时序收敛---＞(20)时序收敛二十

1目录（a）FPGA简介（b）Verilog简介（c）时钟简介（d）时序收敛二十（e）结束1FPGA简介（a）FPGA（FieldProgrammableGateArray）是在PAL（可编程阵列逻辑）
FPGA系统设计指南针·2024-09-03 13:50

杂记

每一代人都有其鲜明特色，这可能也是一种时代特色。也有些是一种年龄特色，也许是成长中某一阶段的特色。最大的善意：不给别人添麻烦。昨晚很冷，零下十几度了。我看到老大在群上说，她家里停电停暖了，家里黑漆漆的，冻的受不了。我家六楼的房子八月初才装修完，虽然说是用的无醛板，但家里两个孩子都太小，考虑了下还是没有入住，准备在放上半年。于是我告诉她，可以到我家去住，水电暖气应有尽有。她同意了，最终确没有来，因为
何洁1981·2024-09-02 16:56

初识 Verilog

Verilog综述：类C，并行，自顶向下，硬件描述语言，VHDL，VerilogHDL。VHDL，VerilogHDL，两种不同描述语言。Verilog语言（并行，硬件）类似C语言（串行，软件）。
栀栀栀·2024-09-02 08:27

Verilog刷题笔记31

题目：Supposeyouaredesigningacircuittocontrolacellphone’sringerandvibrationmotor.Wheneverthephoneneedstoringfromanincomingcall(),yourcircuitmusteitherturnontheringer()orthemotor(),butnotboth.Ifthephoneis
十六追梦记·2024-09-01 01:43

《论语》共读·每天一句话

注解：1.孺悲，是鲁国人，《礼记·杂记》有记载：“恤由之丧，哀公使孺悲之孔子学士丧礼，士丧礼于是乎书。”孺悲曾经奉鲁哀公之命，来向孔子学习士的丧礼礼仪规范，并且书写传下来，所以孺悲也算是孔子的学生。
边丽红·2024-08-31 22:19

20210307-周末杂记

20210307-周末杂记。周末对于小商人来说逐步将成为稀缺品。年少打工岁月，不懂何为压力，对于周末无比期待，到了周末也就是休息与享受，现在想来时光流逝却并无积累，甚是可惜。
Aubzhang·2024-08-31 05:21

一个爱喝酒的女人是什么样子

已经很久不写文了，但是有趣的事还是得坚持记录一下，过了很久再来翻翻，真真是一种时光的味道徜徉其中[得意]喝酒趣事杂记一图片发自App到古镇已临近傍晚，天色略显昏沉，但溪头古镇却是热闹。
简枝残春·2024-08-30 16:55

2020-02-04

《杂记3》冬日六点夜未明大饼豆腐裹腹中工作闲暇把棋下输多赢少犯头疼人不为己不可能利他思维更盛行劝君凡事好处想悲欢离合转头空与人为善是习惯吃好睡好我看行
张林茂·2024-08-29 22:52

Quartus网盘资源下载与安装 附图文安装教程

Quartus支持多种编程语言，包括VHDL、Verilog等，并具有丰富的功能和工具库，可满足不同级别、不同规模的数字电路设计需求。收藏的Quartus安装包
学习天使Alice·2024-08-29 10:20

Verilog刷题笔记59

题目:Exams/m2014q6c解题：moduletop_module(input[6:1]y,inputw,outputY2,outputY4);assignY2=y[1]&w==0;assignY4=(y[2]&w==1)|(y[3]&w==1)|(y[5]&w==1)|(y[6]&w==1);endmodule结果正确:注意点:起初，我的代码有错误,代码如下：moduletop_modul
十六追梦记·2024-08-29 04:38

Verilog刷题笔记62

题目:Exams/review2015fancytimerThisisthefifthcomponentinaseriesoffiveexercisesthatbuildsacomplexcounteroutofseveralsmallercircuits.Youmaywishtodothefourpreviousexercisesfirst(counter,sequencerecognizerF
十六追梦记·2024-08-29 04:38

Verilog刷题笔记60

题目：Exams/2013q2bfsmConsiderafinitestatemachinethatisusedtocontrolsometypeofmotor.TheFSMhasinputsxandy,whichcomefromthemotor,andproducesoutputsfandg,whichcontrolthemotor.Thereisalsoaclockinputcalledclk
十六追梦记·2024-08-29 04:35

心情杂记1

每逢冬天变异常的焦躁不安，兴许是因为天气寒冷，兴许是因为别的。这段时间莫名其妙的变得懒懒散散，啥事都不想做，被毕业论文忙的晕头转向，却还是没多少头绪，每周一本书的生活也没有继续，整个人堕落不堪，整天浑浑噩噩，一睁眼一闭眼就一天。
往事随风轻烟一缕·2024-08-28 08:38

verilog中简单的one-hot 状态机转换

简单的one-hot状态机转换one-hot编码verilog中写法one-hot编码0001001001001000如上例每次只有1个bit位置high其余low的状态叫one-hot，相反只有1个bitlow
Lambor_Ma·2024-08-27 22:14

verilog中 blocking assignment 和non-blocking assignment的区别（阻塞赋值和非阻塞赋值的区别）

阻塞赋值与非阻塞赋值：1.阻塞赋值“=”（组合逻辑电路），非阻塞赋值“<=”（时序逻辑电路）；2.Verilog模块编程的8个原则：(1)时序电路建模时，用非阻塞赋值。
Lambor_Ma·2024-08-27 22:14
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