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Linux
XILINX
fpga-mif文件生成
其中*.hex和*.mif格式是用于altera的rom,*.hex和*.coe格式用于
xilinx
的rom在使用fpga查表法时是rom文件调用的典型应用,在此以*.mif格式文件为例说明其生成方法,
ethanismyname
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2023-12-04 15:14
FPGA
fpga
mif
查表
正弦查表
fpga rom 初始化文件的一些心得
目录可能遇到的问题问题解决方案rom的初始化用途文件类型如何生成初始化文件示例Altera
Xilinx
可能遇到的问题问题alteraFPGA的rom找不到初始化文件,编译过程会提示类似的问题Error(
神仙约架
·
2023-12-04 15:43
学习
fpga开发
【开发工具】分享一下我PC上装的FPGA工程师开发工具
目录前言1.
Xilinx
2.Altera3.Efinix4.Lattice二、仿真工具三、科研工具四、辅助工具1.硬件开发2.软件开发3.效率工具总结有喜欢FPGA开发的同学可以关注我一下,这里会经常分享一些
神仙约架
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2023-12-04 06:48
学习
fpga开发
【risc-v】易灵思efinix FPGA sapphire_soc IP配置参数分享
本系列会覆盖以下FPGA厂商易灵思efinix赛灵思
xilinx
阿尔特拉Altera本文内容隶属于【易灵思efinix】系列。
神仙约架
·
2023-12-04 06:48
riscv
efinix
fpga开发
risc-v
【BUG】ERROR Place 1115 Unroutable Placement
项目场景:使用
Xilinx
FPGA时遇到下面的这个问题ERROR:Place:1115-UnroutablePlacement!
神仙约架
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2023-12-04 06:48
xilinx
fpga开发
bug
【risc-v】易灵思efinix FPGA riscv 时钟配置的一些总结
本系列会覆盖以下FPGA厂商易灵思efinix赛灵思
xilinx
阿尔特拉Altera本文内容隶属于【易灵思efinix】系列。文章目录系列文章目录前言一、pandas是什么?
神仙约架
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2023-12-04 06:44
riscv
risc-v
xilinx
原语及bank简介
在此之前我对原语的理解就跟IP核一样,只是更直接的调用底层组件,事实也确实如此,也没有使用过原语,全部通过IP手册然后调用相关IP即可,比如锁相环,FIFO,FIR,FFT,ROM,RAM这些常用IP。但此次在编写HDMI接口驱动的时候,需要将单沿采样信号变为双沿采样的信号输出,还需要把单端信号转换为差分信号输出。实现这些功能可以调用SelectIO的IP,但是这个IP包含IDDR、ODDR、ID
BinaryStarXin
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2023-12-03 11:46
硬件设计提升之路
FPGA技术汇总分享
fpga开发
硬件工程
驱动开发
硬件架构
xilinx原语
物联网
嵌入式硬件
【解决win10 64位系统下ISE14.7闪退问题】
【解决win1064位系统下ISE14.7闪退问题】在FPGA开发中,使用
Xilinx
ISE设计工具可以快速进行开发。但是在使用win1064位系统下的ISE14.7版本时,可能会遇到闪退的问题。
星光璀抱
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2023-12-02 01:19
python
开发语言
matlab
处理器及微控制器:XCZU15EG-2FFVC900I 可编程单元
XCZU15EG-2FFVC900I参数:Zynq®UltraScale+™MPSoC系列基于
Xilinx
®UltraScale™MPSoC架构。
YHPsophie
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2023-12-01 17:18
#亿胜盈科
智能芯片
单片机
电子元器件
芯片
赛灵思
FPGA芯片厂商
3)FPGA芯片厂商3.1
Xilinx
。赛灵思是全球领先的可编程逻辑完
宁静致远future
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2023-12-01 13:34
FPGA铁杵磨针
Xilinx
FPGA——ISE的UCF时序约束
时序约束是我们对FPGA设计的要求和期望,例如,我们希望FPGA设计可以工作在多快的时钟频率下等等。设计是要求系统中的每一个时钟都进行时序约束。一、分组约束语法(NET、PIN、INST)TNM是最基本的分组约束语法,其语法定义如下:{NET|INST|PIN}"net_or_pin_or_inst_name"TNM=[predefined_group]identifier;可见,TNM的定义起始
仲南音
·
2023-12-01 13:22
FPAG
fpga开发
PCIe学习(二):PCIe DMA关键模块分析之一
由于手里没有包含PCIe的板子,因此所做的也就是尽力将
XILINX
提供的实例工程中的关键模块进行分析,包括PIO_RX_ENGINE.v,PIO_TX_ENGINE.v,PIO_EP_MEM_ACCESS.v
攻城狮Bell
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2023-12-01 01:26
PCIe
PCIe
DMA
pcie dma 相关知识整理(
xilinx
平台)
PCIE的DMA和PIO介绍DMA数据传输方式DMA(DirectMemoryAccess),直接内存访问,在该模式下,数据传送不是由CPU负责处理,而是由一个特殊的处理器DMA控制器来完成,因此占用极少的CPU资源。DMA读过程1、驱动程序向操作系统申请一片物理连续的内存;2、主机向该地址写入数据;3、主机将这个内存的物理地址告诉FPGA;4、FPGA向主机发起读TLP请求—连续发出多个读请求;
zzyaoguai
·
2023-12-01 01:55
PCIE
pcie
dma
xilinx
PCIE实现PIO模式寄存器读写调试记录
使用
XILINX
官方的PCIE核,实现使用windriver加载并测试读写。方案主要在
XILINX
官方的例子上进行了修改,可以更加方便的实现对PCIE读写。
爱漂流的易子
·
2023-12-01 00:51
PCIE
fpga开发
【紫光同创PCIE教程】——使用WinDriver驱动紫光PCIE
紫光的PCIEIP虽然没有像
xilinx
那样可以直接使用BlockDes
小眼睛FPGA
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2023-12-01 00:49
fpga开发
fpga
DDR-MIG 学习记录
①配置IP核
Xilinx
的DDR控制器的名称简写为MIG(MemoryInterfaceGenerator),在Vivado左侧窗口点击IPCatalog,然
little ur baby
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2023-11-29 16:25
fpga开发
Xilinx
Zynq-7000系列FPGA多路视频处理:图像缩放+视频拼接显示,提供工程源码和技术支持
工程介绍PL端FPGA逻辑设计PS端SDK软件设计5、工程移植说明vivado版本不一致处理FPGA型号不一致处理其他注意事项6、上板调试验证并演示准备工作输出静态演示输出动态演示7、福利:工程源码获取
Xilinx
Zy
9527华安
·
2023-11-29 05:45
菜鸟FPGA图像处理专题
FPGA视频拼接叠加融合
FPGA图像缩放
fpga开发
音视频
Xilinx
Zynq
图像缩放
视频拼接
学习使用Vivado和SDK进行
Xilinx
ZYNQ FPGA开发 | (四)安装并破解Modelsim | 2023.8.10/星期四/天气晴
系列文章目录学习使用Vivado和SDK进行
Xilinx
ZYNQFPGA开发|(一)开始学习使用Vivado和SDK进行
Xilinx
ZYNQFPGA开发|(二)学习方法选择学习使用Vivado和SDK进行
杨肉师傅
·
2023-11-29 00:21
学习Xilinx
ZYNQ
FPGA开发
学习
fpga开发
学习使用Vivado和SDK进行
Xilinx
ZYNQ FPGA开发 | (三)安装并破解Vivado和SDK | 2023.8.9/星期三/天气晴
系列文章目录学习使用Vivado和SDK进行
Xilinx
ZYNQFPGA开发|(一)开始学习使用Vivado和SDK进行
Xilinx
ZYNQFPGA开发|(二)学习方法选择学习使用Vivado和SDK进行
杨肉师傅
·
2023-11-29 00:51
学习Xilinx
ZYNQ
FPGA开发
学习
fpga开发
ZYNQ-Linux开发之(一)Vivado安装、SDK安装、License导入破解、Vivado无法正常启动等
Vivado及SDK工具安装1.1软件安装解压
Xilinx
_Vivado_SDK_2018.3_1207_2324.tar.gz,进入解压的目录,找到安装程序xsetup.exe,选中后鼠标右键以管理员身份运行
披着假发的程序唐
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2023-11-29 00:20
zynq
vivado
linux
linux
fpga开发
单片机
驱动开发
Verilog-实现时钟分频(1KHZ、奇、偶分频,占空比为50%)
文章目录一、将系统时钟50MHZ分为占空比为50%的1khz时钟二、偶数分频:三、奇数分频:一、将系统时钟50MHZ分为占空比为50%的1khz时钟本篇文章使用
Xilinx
公司的ISE软件1.频率:1HZ
Anzg256
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2023-11-29 00:04
Verilog
fpga开发
第一章:赛灵思(
Xilinx
)的Zynq的多处理器片上系统(MPSoC)入门综述
第一章:赛灵思(
Xilinx
)的Zynq的多处理器片上系统(MPSoC)入门综述引言Zynq的多处理器片上系统(MPSoC)简介
Xilinx
片上系统(SoCs)发展简介设计方法引言本专栏对赛灵思(
Xilinx
嵌入式技术
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2023-11-28 07:56
fpga开发
嵌入式
【读书】基于FPGA的数字信号处理 [高亚军 编著]
FPGA的数字信号处理[高亚军编著]前言1.1FPGA内部结分析SOCFPGA内部结构分析1.2FPGA设计流程分析1.3FPGA调试方法分析ILAVIO总结前言目前半导体工艺已达到28nm甚至更小的尺寸,
Xilinx
你的信号里没有噪声
·
2023-11-28 07:23
Xilinx
FPGA
带你看文档提升技术
fpga开发
信号处理
Power Estimation Using XPE Power Estimation Using XPE使用XPE进行功率估计
跟着
Xilinx
学习FPGA——PowerEstimationUsingXPEPowerEstimationUsingXPE使用XPE进行功率估计目标:使用
Xilinx
powerEstimator(XPE
你的信号里没有噪声
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2023-11-28 07:53
Xilinx
FPGA小Tips
FPGA
fpga开发
Zynq和FPGA区别——快速认识Zynq开发
根据
Xilinx
提供的手册,用ARM实现的模块被称为PS,而用FPGA实现的模块被称为PL。简单的说FPA更偏向于逻辑,不跑系统。
你的信号里没有噪声
·
2023-11-28 07:52
fpga开发
Xilinx
ZynqMp VCU编解码
ZynqMPVCU是
Xilinx
ZynqUltraScale+MPSoC系列中的一个视频编解码单元,它提供了硬件加速的视频编解码功能,可以帮助开发人员更高效地实现视频应用。
JabinQu
·
2023-11-28 07:48
嵌入式
c语言
c++
fpga开发
图像处理
Xilinx
ZYNQ UltraScale+系列产品介绍
关注、星标公众号,精彩内容每日送达来源:网络素材ZynqUltraScale+MPSoC是
Xilinx
推出的第二代多处理SoC系统,它在第一代Zynq-7000的基础上进行了全面升级。
Hack电子
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2023-11-28 07:18
5G
ZYNQ进阶之路5--PS端hello
xilinx
zynq设计
在ZYNQ进阶之路1-4中我们大致了解了ZYNQPL端的开发流程以及使用verilog硬件描述语言写了几个硬件模块,希望大家在之前的章节中能有所收获,如果其中有技术上的问题属于博主技术知识有限希望读者多多谅解!也希望能通过博主邮箱(
[email protected]
)告知博主,达到相互学习共同进步的目标。在接下来的几章节中博主主要针对PS端的基础开发流程以及外设模块设计,本章节讲解PS端hel
鹏哥DIY
·
2023-11-28 07:05
xilinx
fpga ultrascale 器件GTX参考时钟注意点
7系列的GTX参考时钟可以供本BANK及另外两个相邻BANK使用,但是ultrascale及ultrascale+器件又分了SLR0及SLR1,这两者之间不能共用参考时钟,硬件设计尤其需要注意
FPGA_Linuxer
·
2023-11-27 02:25
FPGA
fpga开发
Xilinx
Picoblaze 使用介绍
Picoblaze设计指南Picoblaze是
Xilinx
的8位微处理器,其占用资源非常少,可以在CPLD、FPGA里面,实现一个或多个这样的处理单元。
jokeshe
·
2023-11-26 13:54
fpga开发
NEXYS A7开发板(
Xilinx
Aritx-7)使用Microblaze操作读写FLASH
简介本文总结本人最近的一项工作:NEXYSA7开发板通过
Xilinx
FPGA自带的MicroblazeCPU核来完成读写FLASH操作。
lyfwill
·
2023-11-26 13:54
fpga
xilinx
Microblaze
QSPI
flash
fpga在线升级 linux_
Xilinx
FPGA程序升级
XilixnFPGA提供了一种在线升级的方式,可以通过ICAP指令实现。ICAP(InternalConfigurationAccessPort)指的是内部配置访问端口,其主要作用是通过内部配置访问端口(ICAP),用户可以在FPGA逻辑代码中直接读写FPGA内部配置寄存器(类似SelectMAP),从而实现特定的配置功能,例如Multiboot。FPGA实现IPROG通常有两种方式,一种是通过I
weixin_39524439
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2023-11-26 13:30
fpga在线升级
linux
Xilinx
Zynq-7000系列FPGA实现视频拼接显示,提供两套工程源码和技术支持
目录1、前言免责声明2、相关方案推荐FPGA图像处理方案FPGA视频拼接叠加融合方案推荐3、设计思路详解VideoMixer介绍4、工程代码1:2路视频拼接HDMI输出PL端FPGA逻辑设计PS端SDK软件设计5、工程代码2:4路视频拼接HDMI输出PL端FPGA逻辑设计PS端SDK软件设计6、工程移植说明vivado版本不一致处理FPGA型号不一致处理其他注意事项7、上板调试验证并演示准备工作输
9527华安
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2023-11-25 23:41
菜鸟FPGA
HLS专题
菜鸟FPGA图像处理专题
FPGA视频拼接叠加融合
fpga开发
音视频
Xilinx
Zynq
视频拼接
xilinx
FPGA multi boot之镜像切换
最近做的了一个无线通信的项目,需要在同一套设备上实现两套不同的波形软件,因为FPGA的逻辑资源不够同时放下两套代码,因此采用了镜像切换的方式来实现,
xilinx
的专业术语叫multiboot功能。
冰冻土卫二
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2023-11-25 11:02
Xilinx
multiboot
多启动
2.Vivado软件基础操作
教程目录MATLAB教程目录---------------------------------------------------------------------------------------
Xilinx
Vivado
fpga和matlab
·
2023-11-24 11:08
★教程2:fpga入门100例
fpga开发
vivado
基础操作
计数器
Xilinx
Zynq-7000系列FPGA任意尺寸图像缩放,提供两套工程源码和技术支持
目录1、前言免责声明2、相关方案推荐FPGA图像处理方案FPGA图像缩放方案3、设计思路详解HLS图像缩放介绍4、工程代码1:图像缩放HDMI输出PL端FPGA逻辑设计PS端SDK软件设计5、工程代码2:图像缩放LCD输出PL端FPGA逻辑设计PS端SDK软件设计6、工程移植说明vivado版本不一致处理FPGA型号不一致处理其他注意事项7、上板调试验证并演示准备工作工程1输出静态演示工程2输出静
9527华安
·
2023-11-23 17:08
FPGA图像缩放
菜鸟FPGA图像处理专题
菜鸟FPGA
HLS专题
fpga开发
Zynq
Xilinx
FPGA
HLS
图像缩放
fmc接口定义_
Xilinx
开发板FMC接口-Samtec连接器LPC HPC
Xilinx
开发板FMC接口-Samtec连接器LPCHPC一、FMC标准FMC标准描述了一个通用的模块,它是以一定范围的应用,环境和市场为目标的。
weixin_39582480
·
2023-11-22 22:03
fmc接口定义
zynq+LWIP 裸机双网口实现(MIO+EMIO)+程序下载
简介:为实现Zynq裸机双网口通信功能,其中ENET0连接PS端网口,ENET1通过EMIO扩展连接PL端网口二、环境介绍芯片型号:ZYNQ:XC7Z010clg400开发软件:Vivado2022+
Xilinx
Vitis2022
自由蝶鸟
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2023-11-22 17:24
zynq
fpga开发
Ubuntu 安装
Xilinx
ISE 14.7 及
Xilinx
USB Cable Driver
Ubuntu安装
Xilinx
ISE14.7及
Xilinx
USBCableDriver在Ubuntu18.04上验证通过。
寻陌
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2023-11-22 11:02
软件安装
Xilinx
ISE
Ubuntu
Cable
Driver
Xilinx
JTAG
Linux
UG900 Vivado Design Suite User Guide:Logic Simulation Chapter7.4.3Code Coverage Support
要查看设计的覆盖范围,AMDVivado™模拟器提供了一个名为xcrg(
Xilinx
覆盖率报告生成器)的独立可执
一只迷茫的小狗
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2023-11-21 01:06
vivado
Vivado
Versal 自适应 SoC SelectMAP 启动检查表
请参阅相应的VersalDC和AC数据手册,了解电源轨和SelectMAP接口规格,并确保满足这些规格请参阅
Xilinx
PowerEstimator
芯语芯愿
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2023-11-20 20:27
FPGA
SelectMAP
Versal
高版本Vivado和Linux 4.x内核移植Digilent Driver
移植环境Vivado2022.2Ubuntu22.04petalinux2022.2Linux内核4.14(
xilinx
-linux-2018.3)linux-digilent主要问题https://github.com
爱学习的诸葛铁锤
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2023-11-20 16:50
Linux系统移植
linux
运维
服务器
一生一芯19——vivado安装时卡在最后一步
本人为ubuntu22.04,安装vivado2023.2转载自https://
xilinx
.eetrend.com/blog/2022/100564723.html这是因为ubuntu中缺少库文件支持
铭....
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2023-11-20 10:53
一生一芯
vivado
FPGA资源之LUT
文章目录一、CLB资源简介二、LUT查找表资源(SLICEM、SLICEL)三、LUT资源3.1LUT资源工作原理3.2LUT资源内部结构3.3LUT功能的拓展3.4LUT硬件原语一、CLB资源简介
Xilinx
7
PPRAM
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2023-11-19 18:31
基于Vivado的硬件设计
fpga开发
[ZYNQ]开发之基于 AN108 模块的ADC 采集以太网传输
任务分析本实验的硬件设计部分及vitis均参照了ALINXFPGAZYNQUltrascale+MPSOC教程中实验基于AN9280模块的ADC采集以太网传输,其B站视频链接如下【62】ALINXZynqMPSoC
XILINX
FPGA
Laid-back guy
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2023-11-19 06:24
ZYNQ开发之从入门到入土
fpga开发
arm开发
Zynq上用Lwip接收命令,发送数据
主要的学习资源都来自于
Xilinx
的官方例子,还有FPGADesigner同学的blog。年纪大了,一边带孩子一边学习,效率实在低。还有很多地方搞不明白,只有在以后的日子里慢慢补。
头有点晕™
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2023-11-19 06:17
zynq
Lwip
fpga开发
嵌入式硬件
网络
基于LoongArch指令集-五级流水线CPU 乘除法指令的添加
调用
Xilinx
IP实现乘除法运算部件调用
Xilinx
IP实现乘法运算部件wire[31:0]src1,src2;wire[63:0]unsigned_prod;wire[63:0]signed_prod
码尔泰
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2023-11-18 21:13
CPU设计实战
LoongArch
Xilinx
FPGA用户原语介绍
使用原语的好处,可以直接例化使用,不用定制IP;即可通过复制原语的语句,然后例化IP,就可使用;
Xilinx
是通过直接修改原语中的参数再例化IP来使用;
Xilinx
公司的原语分为10类,包括:计算组件,
亦可西
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2023-11-17 17:23
笔记
FPGA
基础知识
xilinx
FPGA
用户原语
使用FDATOOL生成
xilinx
中FIR滤波器IP核的系数
1、在MATLAB命令窗口输入fdatool后回车,打开“FilterDesigner&AnalysisTool”工具界面:2、点击左下角的Setquantizationparameter,设置Filterarithmetic为Fixed-point(定点,由于有些FPGA中是不能直接对浮点数进行操作的,只能采用定点数进行数值运算,参考http://blog.csdn.net/gsh_hello_
weixin_30249203
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2023-11-17 10:02
matlab
MATLAB+VIVADO设计FIR滤波器
文章写完后,目录可以自动生成,如何生成可参考右边的帮助文档文章目录前言一、滤波器系数的生成二、FPGA的实现1.FIR滤波器IP核2.导入参数总结前言数字信号处理中需要用到FIR滤波器进行一些滤波处理或加窗,
XILINX
7
judas1801
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2023-11-17 10:58
fpga
matlab
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