ddr3 第3页

C语言从入门到实战——指针（1）

内存：内部存贮器，暂存程序/数据——掉电丢失SRAM、DRAM、DDR、DDR2、DDR3。

G.D.Plus·2023-10-16 09:14

内存管理单元MMU 物理地址与虚拟地址 ioremap

对于32位的处理器来说，虚拟地址范围是2^32=4GB，我们的开发板上有512MB的DDR3，这512MB的内存就是物理内存，经过MMU可以将其映射到整个4GB的虚拟空间，如图41.1.1所示：物理内存只

狮驼岭的小钻风·2023-10-14 16:08

第十一节，ZYNQ的AXI_DMA的使用

AXIDMA:官方解释是为内存与AXI4-Stream外设之间提供高带宽的直接存储访问，其可选的scatter/gather功能可以将CPU从数据搬移任务中解放出来，在ZYNQ中，AXIDMA就是FPGA访问DDR3

youbin2013·2023-10-14 02:33

【【萌新的SOC学习之自定义IP核 AXI4接口】】

AXI4接口自定义IP核-AXI4接口AXI接口时序对于一个读数据信号AXI突发读不要忘记最后还有拉高RLAST表示信号的中止实验任务：通过自定义一个AXI4接口的IP核，通过AXI_HP接口对PS端DDR3

ZxsLoves·2023-10-13 20:29

DDR的基本原理

一、软件平台与硬件平台软件平台：1、操作系统：Windows-8.12、开发套件：无3、仿真工具：无硬件平台：1、FPGA型号：无2、DDR3型号：无二、存储器的分类存储器一般来说可以分为内部存储器(内存

wu_shun_sheng·2023-10-13 19:26

DDR3驱动原理与FPGA实现（一、DDR的基本原理）

转自：https://www.cnblogs.com/liujinggang/p/9782796.html一、存储器分类存储器一般来说可以分为内部存储器(内存)，外部存储器(外存)，缓冲存储器(缓存)以及闪存这几个大类。内存也称为主存储器，位于系统主机板上，可以同CPU直接进行信息交换。其主要特点是：运行速度快，容量小。外存也称为辅助存储器，不能与CPU之间直接进行信息交换。其主要特点是：存取速度

liang_xianhui·2023-10-13 19:50

（转载）DDR3驱动原理与FPGA实现

RAM简介RAM(RandomAccessMemory)随机存储器。存储单元的内容可按需随意取出或存入，且存取的速度与存储单元的位置无关的存储器。这种存储器在断电时将丢失其存储内容，故主要用于存储短时间使用的程序。按照存储信息的不同，随机存储器又分为静态随机存储器（StaticRAM,SRAM)和动态随机存储器（DynamicRAM,DRAM)。静态随机存储器SRAM（StaticRAM）不需要刷

evlpr8·2023-10-13 19:50

基于FPGA的目标颜色识别追踪三——FIFO（同/异步FIFO）、DDR3

FIFO在数据处理过程中是十分重要的。同步FIFO比较简单，面试过程中手撕代码可能会用到。modulesFIFO#(parameterDATA_WIDTH=8,ADDR_WIDTH=4)(inputclk,inputreset_p,inputwr_en,input[DATA_WIDTH-1:0]wr_data,inputrd_en,outputreg[DATA_WIDTH-1:0]rd_data,

wu小学生·2023-10-12 13:11

iTOP-3399核心板瑞芯微RK3399处理器支持项目定制开发

*5.5cm高度：连同连接器在内0.26cmCPU：RockchipRK339928纳米HKMG制程双核Cortex-A721.8/2.0GHz；四核Cortex-A531.4GHz内存：2GB双通道DDR3

迅为电子·2023-10-11 19:04

基于 OV2640 的图像采集显示系统(camera_init 摄像头初始化模块)

连续读写实现文章目录前言一、OV2640摄像头初始化模块设计思路二、OV2640摄像头初始化模块用法介绍三、复位时序设计四、数据写入操作五、数据查找表六、完整代码展示六、仿真代码展示七、仿真结果展示前言本节将在实验“基于DDR3

C.V-Pupil·2023-10-11 00:25

FPGA解码SDI视频，GTX加官方IP解码方案，代码逐行讲解，提供验证过的工程源码，可直接移植

.SDI常用的FPGA编解码方案3.SDI接入FPGA板级硬件电路详解4.XIlinx的GTX+SDIIP解码方案5.XIlinx的GTX解串详解6.XIlinx的SDIIP解码详解7.SDI解码视频DDR3

9527华安·2023-10-10 11:27

紫光 DDR3 IP核调试

1.IP核简介直接编写DDR2/DDR3的逻辑工作量不太大，但是涉及到双边延、高速率的读取，时序很复杂。因此一般抖采用IP核实现。紫光的SDRAMIP核为HMIC_HIP。

会飞的珠珠侠·2023-10-09 12:27

不是所有DDR3都可以用FLY_BY拓扑

前不久小A设计了一块单板，单板很简单，上面有一个主控芯片拖着2片DDR3颗粒，客户也没有任何要求，就说按照常规布线即可。

湮雨塵飛·2023-09-29 06:36

ZYNQ PS-PL数据交互方式总结（好文）

五，DDR3：通过对AXIHP接

一个早起的程序员·2023-09-29 05:03

MT41K128M16JT DDR3寻址

MT41K128M16JT该DDR3共有27bit地址，分别如下：因为DDR3控制器IP与DDR3的数据端口是128bit，而ddr3的物理宽度是16bit，所以ddr3写一次地址增加3。

I am a FPGAer·2023-09-27 16:06

迅为龙芯2K1000核心板国产Linux工业板卡适用于工控电力能源行业方案

龙芯2k1000采用40nm工艺，片内集成2个GS264处理器核，主频1GHz，64位DDR3控制器，以及各种系统IO接口。

迅为电子·2023-09-26 23:43

DIY主机，到底是买零件组装还是成品DIY？

我买主机看了三个月，主板、显卡、cpu、内存、硬盘、散热、电源、机箱壳子，我从不懂看到懂，我从cpu、显卡的各个型号对比，到内存ddr4、ddr3的区别，再m.2、固态、机械硬盘（蓝盘、黑盘、红盘）的区分

北京大学柯锴·2023-09-25 10:29

高速电路板和低速电路板如何界定标准与几点区别

一、高速电路板和低速电路板的概念高速电路板是指在高频率、高速率下工作的电路板，如DDR3、DDR4、PCIE等常见应用。而低速电

StruggleFSTIL·2023-09-21 16:57

FPGA通过MIG IP读写DDR3

一.简介本期将接收如何驱动DDR3存储器，当然不会像SDRAM那样，自己手写驱动；而是借助Vivado提供的MIGIP来完成这项工作。

FPGA之旅·2023-09-17 12:47

自顶而下设计FPGA

然而更普遍的情况，FPGA只是用作实时数据采集控制、某些快速处理算法、PCIe\DDR3等高速数据通道，甚至某些简单的胶合逻辑等，FPGA开发工程师基本不会接触到门级和晶体管级。

weixin_30414635·2023-09-16 17:36

系统移植---uboot

CPU内部IROM存储的启动程序，根据拨码开关识别启动方式，假设从SD卡启动IROM中的程序作用是将SD卡中前面几k的程序搬到CPU的IRAM中执行，而这几k的程序的作用是继续搬之后的代码到外部的RAM(DDR3

hamster2553·2023-09-14 08:59

FA@TE·2023-09-12 17:14

Xilinx DDR3 MIG IP核（4）--把MIG IP核打包成FIFO（下）

目录1、FIFO控制模块1.1、端口1.2、Verilog代码2、顶层模块2.1、端口2.2、Verilog代码

孤独的单刀·2023-09-11 03:31

Xilinx DDR3 MIG IP核（3）--把MIG IP核打包成FIFO（上）

目录1、框架2、ddr3_wr突发写模块2.1、端口2.2、Verilog代码3、ddr3_rd突发读模块3.1、端口

孤独的单刀·2023-09-11 03:00

Xilinx DDR3 MIG IP核（1）--MIG IP核是什么？如何配置MIG IP核？

目录1、前言2、MIGDDR3IP核的介绍3、MIGDDR3IP核的配置1、前言DDR3SDRAM简称DDR3，是当今较为常见的一种储存器，在计算机及嵌入式产品中得到广泛应用，特别是应用在涉及到大量数据交互的场合

孤独的单刀·2023-09-11 03:28

rk3399移植 u-boot (1)

硬件设备开发板：迅为rk3399；DDR3：2GB；EMMC：16GB；显示屏：7寸LVDS电容屏，分辨率800*1280。准备工作1.获取一份RK官方的u

Qurry.OS·2023-09-07 11:32

【两周学会FPGA】从0到1学习紫光同创FPGA开发|盘古PGL22G开发板学习之DDR3 IP简单读写测试（六）

本原创教程由深圳市小眼睛科技有限公司创作，版权归本公司所有，如需转载，需授权并注明出处适用于板卡型号：紫光同创PGL22G开发平台（盘古22K）一：盘古22K开发板（紫光同创PGL22G开发平台）简介盘古22K开发板是基于紫光同创Logos系列PGL22G芯片设计的一款FPGA开发板，全面实现国产化方案，板载资源丰富，高容量、高带宽，外围接口丰富，不仅适用于高校教学，还可以用于实验项目、项目开发，

小眼睛FPGA·2023-09-07 07:36

DDR phy - calibration

DDR3中的ZQ校准用于输出驱动器和ODT，每个DRAM

+徐火火+·2023-09-07 01:16

DDR3布线规则

DDR3布线规则DDR信号的构成简单分个类阻抗特性走线间距DDR信号的构成以三星DDR3内存颗粒为例:信号名功能描述CK,CK#全局时钟输入，差分信号CKE时钟使能信号CS#芯片使能信号ODT片内电阻端接

不想好好取名字·2023-09-03 22:40

关于DDR协议的一些操作的理解3

1.ODTODT操作的原因：DDR3中的ODT（On-dietermination）-aerguqiuhui-博客园(cnblogs.com)2.DDR中的差分信号3.DDR中的writeleaving

+徐火火+·2023-08-26 23:50

FPGA采集IT6802视频HDMI输出，提供两套工程源码和技术支持

开发板：Kintex7板子；开发环境：vivado2019.1；输入：IT6802解码的HDMI视频流；输出：HDMI；提供两套工程：第一套：IT6802采集后直接环出显示；第二套：IT6802采集后经DDR3

9527华安·2023-08-26 08:58

ZYNQ的PL端口不利用DDR进行图像数据采集传输至其它地方

ZYNQ7020的PL板子上面没有DDR3，不能直接调用MIG的IP核用来缓存OV5640采集到的数据，看能不能换一种方案。

技术小董·2023-08-26 01:54

FPGA使用MIG调用SODIMM内存条接口教程，提供vivado工程源码和技术支持

工程详解5、上板调试验证6、福利：工程代码的获取1、前言FPGA应用中，数据缓存是一大重点，不管是图像处理还是AD采集亦或是PCIE等等，都需要缓存数据以作后续处理，一般的FPGA可以挂载SDRAM、DDR3

9527华安·2023-08-23 12:02

Xilinx DDR3学习总结——1、MIG核设置

提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档XilinxDDR3学习总结——1、MIG核设置前言开发板DDR信息MIG设置前言话说之前从来没有使用过DDR，工作中的项目都是流式处理的，没有一个大存储的需求，应该图像处理中DDR用的会比较多一些，但是一个这么常用的东西不预先学习一下也不像话，在这里，也就记录一下学习的过程。参考其他优秀的博主的文章，现学现会。开发板DDR信息开发板

十年老鸟·2023-08-13 22:22

Xilinx DDR3 —— MIG IP核的原理（APP接口）

DDR3SDRAM（Double-Data-RateThreeSynchronousDynamicRandomAccessMemory）是DDRSDRAM的第三代产品，DDRSDRAM的最大特点是双沿触发，即在时钟的上升沿和下降沿都能进行数据采集和发送，同样的工作时钟，DDRSDRAM的读写速度可以比传统的SDRAM快一倍。以下为MIGIP核结构框图。MIGIP核对外分出了两组接口。左侧是用户接口

XPii·2023-08-13 07:08

Xilinx DDR3学习总结——2、MIG exmaple直接上板

提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档XilinxDDR3学习总结——2、MIGexmaple直接上板查看初始化状态前言修改内容上板前言上一篇，我们生成了一个example，example的测试激励看起来都比较复杂，仿真先不看，实际上，这个example稍加改动就可以直接上板了。这里我们就是查看MIGIP输出的init_calib_complete信号修改内容init_c

十年老鸟·2023-08-13 07:36

DDR3/DDR4理论带宽和实际带宽计算

1.DDR3以1600MHz主频，64bit位宽计算（公式经过简化）DDR3理论带宽=160064=102400Mbit/s=12800MB/s=12.5GB/sDDR3实际带宽=理论带宽效率=12.5GB

天下无敌小霸王·2023-08-12 17:55

DDR3 MIG上板测试记录

DDR3介绍DDR3芯片以镁光(Micron)的MT41J256M16为例：MT41J256M16–32Megx16x8banks：在我看来，一共能存储256M的16位数，一共4G。

火眼金睛实现统一美·2023-08-08 16:50

Spartan6 FPGA DDR3 IP核调试及程序示例

Spartan6FPGA芯片中集成了MCB硬核，它可以支持到DDR3。在ISE中提供了MIGIP核，可以用它来生成DDR3控制器，并通过MIG的GUI图形界面完成相关配置。

yyz1988·2023-08-06 22:20

Micron（美光）内存颗粒的命名规则，7lk17d9PTK,MT29F2G08ABAEA（矿机自带）

三四十买了一个矿机主板，ddr3的芯片和flash的型号认不全，找了一些资料，如下1.DDR3芯片的识别ZYNQ7000系列ddr最多支持1G，这两个拼一起就是500M一半的样子我们随便找一个Micron

伪NChris·2023-08-06 18:53

烧录时初始化DDR报错 [0x10105004]Romcode/初始化DDR/读取初始化结果/命令结果返回错误

如下图，烧录时DDR初始化报错[0x10105004]Romcode/初始化DDR/读取初始化结果/命令结果返回错误串口打印信息如下图通过日志信息我们可以发现DDR类型为DDR4，初始化时却只检测了DDR3

ʚ兔子的先森ɞ·2023-08-06 16:55

KKLHUO·2023-08-05 06:11

xilinix DDR3 IP 使用

快速上手XilinxDDR3IP核----汇总篇（MIG）_孤独的单刀的博客-CSDN博客_ddrxilinx大牛文章，写的很详细

朝阳群众&热心市民·2023-08-03 07:25

AX7A200教程(6): 串口接收图片数据，通过hdmi接口输出显示

本章节主要使用uart接收图片数据，然后通过ddr3缓存，最后通过hdmi接口显示输出，功能框图如下图所示uart接收的图片数据位1024*768*3分辨率大小的数据，一共2359296个字节，输入图片如下图所示图片属性串口接收数据

虚无缥缈vs威武·2023-07-31 10:58

AX7A200教程(7): 基于DDR3的串口发送和接收(64次突发)(二）

本章节主要使用ddr3做为缓存，串口接收的数据通过ddr缓存后通过发送模块发送出去。我们之前的串口发送数据通过ddr缓存是一个突发长度，本篇文章将会传输64个突发长度。