linx

ZYNQ调试w25q128bv做flash启动系统

其中烧写和配置的时候，image.ub.bin偏移地址都是0x520000烧写，然后启动U-Boot2018.01-00083-gd8fc4b3b70(Nov132023-03:29:36+0000)XilinxZynqZC702Board
寒听雪落·2023-11-15 07:33

关于本科期间参加人工智能方向竞赛的建议

还有例如Nv和阿里云举办的异构计算挑战赛（TensorRT加速）、两届的Xilinx全球自适应计算大赛（都是获得发放免费硬件资
·空感自诩”·2023-11-15 07:01

非petallinux操作的xilinx zynqmp openamp核间通信框架搭建核测试（APU ：linux2021 + rpu1（裸机)）

不使用petallinux构建apu核rpu之间的核间通信一：首先需要在RPU中创建openamp裸机程序：居于openamp框架实现rpmag通信打开vitis平台将xsa导入并创建平台工程，然后再平台工程中找到platform.spr文件并打开，可以看到平台添加的cpu核支持包：首先需要在平台下面对应的芯片中，打开boardsupport支持包（modifyBSPsetting），选中里面的l
kissskill·2023-11-15 06:00

安卓Module with the Main dispatcher is missing.报错

kotlinx-coroutines-android'andensureithasthesameve
ffmydream·2023-11-14 19:40

Ubuntu18.04用Zed结合yolo进行目标检测

cudnn+zedsdk+opencv安装yolov4：下载darknet终端输入如下命令：gitclonehttps://github.com/AlexeyAB/darknet.git使用make在Linx
努力~自律~开心·2023-11-14 19:31

Xilinx 差分信号 LVDS传输实战

目录1.LVDS的概念2.XILINXFPGA差分信号解决方案（1）IBUFDS（2）OBUFDS（3）IOBUFDS（三态差分输入输出）3.LVDS中的终端电阻4.LVDS电气特性（1）LVDS25（
一个早起的程序员·2023-11-14 15:12

Xilinx Artix7-100T低端FPGA解码MIPI视频，基于MIPI CSI-2 RX Subsystem架构实现，提供工程源码和技术支持

目录1、前言免责声明2、我这里已有的MIPI编解码方案3、本MIPICSI2模块性能及其优缺点4、详细设计方案设计原理框图OV5640及其配置权电阻硬件方案MIPICSI-2RXSubsystemSensorDemosaic图像格式转换GammerLUT伽马校正VDMA图像缓存AXI4-StreamtoVideoOutHDMI输出5、vivado工程详解FPGA逻辑设计VitisSDK软件设计Vi
9527华安·2023-11-14 14:09

基于K7的PXI&PXIe数据处理板（Kintex-7 FMC载板）

基于PXI&PXIe总线架构的高性能数据预处理FMC载板，板卡具有1个FMC（HPC）接口，1个X8PCIe和1个PCI主机接口；板卡采用Xilinx的高性能Kintex-7系列FPGA作为实时处理器，
代码匠·2023-11-14 14:07

Xilinx MIPI4.3——bg＜x＞_pin＜y＞_nc

摘要：由于使用的需要，我要在一个bank上面使用4个MIPID-PHY；如果pin的指定，跨了bytegroup就会出现bg_pin_nc信号，而且如果一个bitslicecontrol被多个bytegroup使用会发生报错；所以我的结论：如果一个bytegroup被其他的IP占用了，那么另一个IP就用不了这个bytegroup；解决办法就是尽量保证一个MIPI就用一个bytegroup上面的pi
Jade-YYS·2023-11-14 09:31

10G/25G Ethernet Subsystem（一）（内回环）

使用软件：vivado2020.1、仿真用vivado自带的仿真摘要：在Xilinx官方文档中（PG210-25G-ethernet）找到自己要的信息，几乎没有去动IP核什么参数，主要是通过这个IP去完成内回环以及外回环的仿真以及上板调试
Jade-YYS·2023-11-14 09:00

ubuntu 16.04.5 安装 vivado 2019.1 完整编译AD9361的环境

三、安装后输入指令sudogedit~/.bashrc末尾添加source/opt/Xilinx/Vivado/2019.1/settings64.shsource/opt/Xilinx/SDK/2019.1
乌恩大侠·2023-11-13 22:11

Xilinx FPGA平台DDR3设计详解（一）：DDR SDRAM系统框架

DDRSDRAM（双倍速率同步动态随机存储器）是一种内存技术，它可以在时钟信号的上升沿和下降沿都传输数据，从而提高数据传输的速率。DDRSDRAM已经发展了多代，包括DDR、DDR2、DDR3、DDR4和DDR5，每一代都有不同的特性和性能。DDRSDRAM系统包含DDR控制器、DDRPHY和DRAM存储颗粒，下面开始分别介绍这三个部分。一、DDR控制器DDR控制器是连接CPU和DDRSDRAM的
FPGA入门到精通·2023-11-13 22:28

hls中c语言的用法,HLS学习日记（一）走一遍形式

英语水平太差真是个硬伤，每次看xilinx的文档简直就是地狱一样，以前总能找到一些大神的博客来解救，但现在开始学习HLS几乎没有什么中文资料，只能啃着英文的，效率不得不说是太低了，特别是一些优化功能啥的
weixin_39613548·2023-11-13 20:09

Xilinx HLS 学习笔记1

本笔记根据《跟XilinxSAE学HLS系列视频讲座-高亚军》课程进行学习，仅作为本人学习笔记使用，暂不公开。
XS30·2023-11-13 20:38

Vivado HLS #pragma 学习笔记（一）

https://www.xilinx.com/html_docs/xilinx2018_2/sdaccel_doc/hls-pragmas-okr1504034364623.html数据精度支持任意精度
qq_42376352·2023-11-13 20:06

小米、Vivo、Oppo后台弹出界面和锁屏权限检测

事实在华为手机测试也没问题的，然后现实给你啪啪的打脸了发现到了小米，Vivo跟Oppo手机上，这个就不行了，我去然后经过了一番搜索，终于找到了，这块功能是在https://github.com/zhoulinxue
沙滩捡贝壳的小孩·2023-11-13 18:38

你觉得哪个软件写verilog体验最好？

以下是其中一些可以考虑的选择：VivadoIDE：这是Xilinx公司提供的一款强大的Veril
移知·2023-11-13 16:58

Unresolved reference: kotlinx解决方案

其他保证正确的前提下：Project的gradle：buildscript{ext.kotlin_version='1.1.2-4'repositories{jcenter()}dependencies{classpath'com.android.tools.build:gradle:2.1.2'classpath"org.jetbrains.kotlin:kotlin-gradle-plugin
WrQx99·2023-11-13 14:30

内存映射：PS和PL DDR3的一些区别

之前写的一些资料：PS与PL互联与SCU以及PG082-CSDN博客参考别人的资料：PL读写PS端DDR的设计_pl读写ps端ddr数据-CSDN博客xilinxsdk、vitis查看地址_vitis如何查看
NoNoUnknow·2023-11-13 14:41

帧同步的思想与异步FIFO复位

XilinxFIFOGenerator需要注意RST复位-CSDN博客1.有效复位必须
NoNoUnknow·2023-11-13 14:40

Xilinx DDR3 MIG系列——Xiinx DDR3官方手册ds176_7series_MIS

本节目录一、官方手册ds176_7series_MIS1、DDR3功能支持2、MIG官方手册资源3、VivadoDDR3MIGIP资源表的导出与查看本节内容Xilinx官方提供了手册，以便硬件开发者设计
小灰灰的FPGA·2023-11-13 09:05

Xilinx DDR3 MIG系列——ddr3控制器的时钟架构

本节目录一、ddr3控制器的时钟架构1、PLL输入时钟——系统时钟system_clk2、PLL输出时钟——sync_pulse、mem_refclk、freq_refclk、MMCM1的输入时钟3、MMCM1的输入时钟和输出时钟4、MMCM2的输入时钟和输出时钟一、ddr3控制器的时钟架构对于FPGA开发来说，调用IP或者移植功能模块时，首先了解的模块的时钟架构。如何设计时钟架构至关重要，其次对
小灰灰的FPGA·2023-11-13 09:05

同一台Linux同时安装MYSQL5.7和MYSQL8（第一篇）

在一台Linxu上面同时安装mysql5.7和mysql8.0的步骤，记录一下，方便后续回顾，后续文章之后会接着介绍搭建两台虚拟机一主一从的架构。
Stefanboy·2023-11-12 19:51

米联客资料笔记FPGA篇&EDA先锋工作室&官方DOC&常用TestBench模板&Vivado基本使用

文章目录背景一、米联客verilog篇笔记1、为什么要推出vivado2、状态机，软核的理解3、always@的含义与@（）4、条件运算符5、阻塞逻辑和非阻塞逻辑混用二、xilinx官方DOC三、常用TestBench
ciscomonkey·2023-11-12 10:41

基于VITIS JESD204B官方IP核的调试

1、参考资料xilinx官方PG066PG198http://www.chinaaet.com/tech/designapplication/3000080357jesd204b应用指南https://
FPGA入门·2023-11-12 08:16

虚拟机linux设置IPv6地址

地址确定完成即可2、取出对应的IPv6地址打开windows电脑控制面板-更改网络适配器找到VMnet8的网络连接查看VMnet8的详细信息取出对应IPv6地址和IPv6默认网关3、修改linux网络打开linxu
只为摸鱼·2023-11-12 01:36

fpga python_PYNQ:使用Python进行FPGA开发

前言PYNQ就是python+ZYNQ的意思，简单来说就是使用python在Xilinx的ZYNQ平台上进行开发。
weixin_39657575·2023-11-11 18:37

Kotlin库实现多线程爬取数据

由于字数限制，以下是一个简化版的爬虫程序示例，使用了Kotlin的网络库kotlinx.coroutines和kotlinx.html。
q56731523·2023-11-11 08:39

python提取视频字幕_GitHub - jiulinxiri/video-timeline-and-subtitle-extract: 视频时间轴及字幕提取...

视频时间轴及字幕提取能帮助你：1、识别字幕的时间轴通过帧差法判断是否相同帧,进而由相同帧得出字幕时间轴计算时间轴对应帧的SSIM,合并相同的时间轴2、利用OCR识别字幕将指定字幕区域二值化得到只包含字幕的图片,之后利用OCR精准识别字幕目前使用百度OCR,腾讯OCR的接口有生之年的目标是引入tesseract-ocr如何使用系统环境Windows系统(macOS未经测试,但是理论上没有问题)Pyt
weixin_39885803·2023-11-11 06:04

Window环境NFS服务务器搭建及连接

3.配置haneWINNFS服务端：4.启动NFS服务：5.Linx和WINDows连接NFS服务器：5.1.Linux连接NFS
漂泊_人生·2023-11-10 21:54

协程之实现一些“骚”操作

场景一：如果有一个函数，它的返回值需要等到多个耗时的异步任务都执行完毕返回之后，组合所有任务的返回值作为最终返回值importkotlinx.coroutines.asyncimportkotlinx.coroutines.awaitAllimportkotlinx.coroutines.coroutineScopeimportkotlinx.coroutines.runBlockingsuspe
Steve_XiaoHai·2023-11-10 16:09

Linxu三剑客——Linux awk命令详解

Linux系统中有一个功能更加强大的文本数据处理工具，就是awk。它诞生于20世纪70年代末期，这也许是它影响了众多Linux用户的原因之一。曾有人推测awk命令的名字来源于awkward这个单词。其实不然，此命令的设计者有3位，他们的姓分别是Aho、Weingberger和Kernighan，awk就取自这3为大师姓的首字母。和sed命令类似，awk命令也是逐行扫描文件（从第1行到最后一行），寻
Itmastergo·2023-11-10 08:58

window上共享内存的demo

includeusingnamespacestd;#defineBUF_SIZE4096HANDLEg_EventRead;//读信号灯HANDLEg_EventWrite;//写信号灯//定义共享数据charszBuffer[]="LinXi07
乡村农夫·2023-11-09 12:12

kotlin协程flow filter map flowOn zip combine（1）

kotlin协程flowfiltermapflowOnzipcombine（1）一、flow,emit,onCompletion,collectimportkotlinx.coroutines.flow.flowimportkotlinx.coroutines.flow.onCompletionimportkotlinx.coroutines.runBlockingfunmain
zhangphil·2023-11-09 01:40

Xilinx采集高速AD之时钟约束篇

一、Xilinx时钟约束XDC语法鉴于网上对时钟的介绍不全面、需要各种搜集的问题，自己整理了一篇Xilinx时钟约束进行记录。
袁宏拓·2023-11-08 22:21

Xilinx 产品制程工艺

A–45nm供货至2030年Sparton6xx提供卓越的连接功能，例如高逻辑引脚比、小尺寸封装、MicroBlaze™软处理器，以及多种受支持的I/O协议。B–28nm供货至2035年spartan-7\artix-7\kintex-7\virtex-7\Zynq™7000SoC工艺节点上的持续创新使新器件能够以更低的功耗在整个产品系列中实现最佳性能，以满足关键应用的要求。C–20nm供货至20
hcoolabc·2023-11-08 08:46

Xilinx FPGA SPIx4 配置速度50M约束语句（Vivado开发环境）

qspi_50m.xdc文件：set_propertyBITSTREAM.GENERAL.COMPRESSTRUE[current_design]set_propertyBITSTREAM.CONFIG.SPI_BUSWIDTH4[current_design]set_propertyBITSTREAM.CONFIG.CONFIGRATE50[current_design]set_property
whik1194·2023-11-07 22:18

Xilinx Vivado IP许可申请

License许可申请地址1、注册登录账号；2、找到自己需要的IP核；3、生成License4、下载License
代码匠·2023-11-07 11:43

【TES745D】青翼自研基于复旦微的FMQL45T900全国产化ARM核心模块（100%国产化）

该核心板将复旦微的FMQL45T900（与XILINX的XC7Z045-2FFG900I兼容）的最小系统集成在了一个87*117mm的核心板上，可以作为一个核心模块，进行功能性扩展，能够快速的搭建起一个信号平台
北京青翼科技·2023-11-07 07:48

xilinx primitives(原语)

Xilinx的原语分为10类，包括：计算组件，IO端口组件，寄存器/锁存器，时钟组件，处理器组件，移位寄存器，配置和检测组件，RAM/ROM组件，Slice/CLB组件，G-tranceiver。
意大利的E·2023-11-07 03:28

onedrive指定文件夹备份

命令C:\WINDOWS\system32>mklink/d“C:\Users\john\OneDrive\DOC”“D:\xilinx\DOC”为C:\Users\john\OneDrive\DOC>
人工智能和FPGA AI技术·2023-11-06 19:38

41. Linux中网关路由设置,路由网关概念,路由器,路由表,直连路由,静态路由,默认路由,直连路由和静态路由区别,路由表管理,路由表和策略,查看指定路由表,main路由

这一章会简单介绍在linxu当中如何管理网关，会重点讲解Linux中网关路由设置,路由网关概念,路由器,路由表,直连路由,静态路由,默认路由,直连路由和静态路由区别,路由表管理,路由表和策略,查看指定路由表
数哥·2023-11-06 17:50

异构融合计算技术白皮书（2023年）研读1

1灵活性：GPU>FPGA>DSA>ASIC（1）GPU：CUDA编程模型（英伟达），（OpenCL编程模型Xilinxintel）这点叫平台支持（2）FPGA：基于FPGA的并行运算（csdn一个文章
danxutj·2023-11-06 16:10

AMD低时延电子交易加速卡调研

0概述最近看到AMD（xilinx）AlveoUL3524加速卡的介绍，它是2023年9月底刚推出的面向超低时延电子交易应用设计的新款金融科技（fintech）加速卡，看介绍是为自营交易所、做市商、对冲基金
danxutj·2023-11-06 16:04

Docker的架构和底层技术介绍（4）

Docker平台二、DockerEngine三、Docker架构四、底层的技术支持其实，docker底层并不是什么新技术，均为Linux已有技术五、镜像linux分为内核空间和用户空间，在bootfs上制作各种Linxu
kubailing·2023-11-06 13:03

Zynq简介——FPGA学习笔记＜7＞

目录一.xilinxZynqUltraScale+MPSoC1.MPSoC简介2.FPGA简介3.MPSoCPL简介（1）可编程输入/输出单元（2）基本可编程逻辑单元（3）嵌入式块RAM（4）丰富的布线资源
switch_swq·2023-11-06 04:43

【FPGA】XILINX DDR3的MIG IP核的配置

XILINXDDR3的MIGIP核的配置1.MIG的IP核引脚说明app_addr:地址线app_cmd:指令线（读写指令）app_en:MIG使能信号app_rdy:MIG能接受指令的指示信号app_hi_pri
原地打转的瑞哥·2023-11-05 20:23

Xilinx DDR3 —— MIG IP核的配置（APP接口）

1.打开IPCatalog然后搜索mig，如下图所示：2.如下图所示，首先是确认工程的信息，主要是芯片信息和编译环境的信息，如果没什么问题，直接点击“Next”。3.如下图所示，选择“CreateDesign”，在“ComponentName”一栏设置该IP元件的名称，这里取默认软件的名称，再往下选择控制器数量，默认为“1”即可。当设为2时就代表驱动两个DDR。最后关于AXI4接口，因为本工程不去
XPii·2023-11-05 20:52

Xilinx的DDR4 IP

这几天在做xilinx的DDR4IP的faga实现，记录一下。
亮锅锅来啦·2023-11-05 20:22

Xilinx VIVADO 中 DDR3（AXI4）的使用（1）创建 IP 核

MIG(MemoryInterfaceGenerators)IP核是Xilinx公司针对DDR存储器开发的IP，里面集成存储器控制模块，实现DDR读写操作的控制流程。在默认情
chylinne·2023-11-05 20:22
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