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Linux
quartus
【INTEL(ALTERA)】带有浮点单元 (FPU) Nios® V/g 处理器在 英特尔® Cyclone10 GX 设备中执行不正确的浮点运算
说明由于英特尔®
Quartus
®PrimeProEdition软件版本23.3存在一个问题,当使用Nios®V/g处理器并在英特尔®Cyclone®10GX设备中启用FPU时,浮点运算无法按预期进行。
神仙约架
·
2024-02-01 02:26
INTEL(ALTERA)
FPGA
Cyclone10
fpga开发
nios
【INTEL(ALTERA)】为什么 niosv-download 实用程序无法下载 NiosV 处理器应用程序 ELF 文件
说明当您执行以下任务时,英特尔®
Quartus
®PrimeProEdition软件版本21.3和21.4中会显示以下错误消息:使用niosv-download实用程序将Nios®V处理器应用程序ELF文件下载到英特尔
神仙约架
·
2024-01-30 15:44
INTEL(ALTERA)
FPGA
fpga开发
Nios
NiosV
Quartus
【INTEL(ALTERA)】JESD204C FPGA IP绑定硬件设计在连接过程中有时会失败
说明由于英特尔®
Quartus
®PrimeProEdition软件版本21.4中存在问题,您可能会看到JESD204C英特尔®FPGAIP绑定硬件设计有时会在启动时无法链接。
神仙约架
·
2024-01-30 15:44
INTEL(ALTERA)
FPGA
fpga开发
JESD204C
Quartus
Quartus
II 调用ModelSim仿真调试注意的问题
之前在仿真的时候,modelsim信号显示value值为Hiz,对以下参数进行设置:在菜单栏下的Assignments->Settings中,在弹出的界面中选择EDAToolSettings->Simulation,设置如下图所示参数:网上有一些人说1和2分别是测试平台名和顶层设计名,但是按照这个更改后,还是没有得到解决,后来将1、2的名字都改为测试平台名之后顺利解决。后来在仿真的时候,信号val
鱼仔玩编程
·
2024-01-30 00:04
软件安装
基于FPGA的4路抢答器verilog,
quartus
名称:基于FPGA的4路抢答器verilog(代码在文末付费下载)软件:
Quartus
语言:Verilog要求:1.主持人具有最高优先级,实现4路公平抢答判决。2.具有选手提前抢答和抢答成功指示。
FPGA代码库
·
2024-01-29 13:03
fpga开发
数字式竞赛抢答器Verilog代码
Quartus
软件AX301开发板
名称:
Quartus
数字式竞赛抢答器Verilog代码AX301开发板(文末获取)软件:
Quartus
语言:Verilog代码功能:数字式竞赛抢答器设计设计一个可容纳四组参赛者同时抢答的数字抢答器要求:
FPGA代码库
·
2024-01-29 13:03
fpga开发
数字式竞赛抢答器(基于
Quartus
的原理图设计)FPGA
数字式竞赛抢答器(基于
Quartus
的原理图设计)FPGA一.设计思路二.实现过程1.第一信号鉴别锁存模块+犯规电路(1)使用器件74175,带公共时钟和复位四D触发器(2)原理a.比赛开始前,主持人复位按钮
月月如常
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2024-01-29 13:30
fpga开发
嵌入式硬件
单片机
quartus
如何烧写FPGA程序
1.连接好JTAG线,点击烧写按钮2.选择USB串口3.生成jic文件,点击File-CoventProgrammingFile...-根据芯片型号选择正确的4.删除旧版本程序,添加新版程序4.勾选前两项
徐徐如风XR
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2024-01-29 05:41
fpga开发
Quartus
FPGA JTAG配置芯片固化(Cyclone IV)
这里介绍在
Quartus
中如何使用JTAG固化配置芯片。首先需要将
闲庭信步sss
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2024-01-29 05:09
FPGA
fpga
Quartus
II使用小技巧
qprj文件夹用于存放quaruts工程以及
quartus
生成的一些过程性文件。msim文件夹用于存放仿真文件。如何查看一个
Quartus
工程用的是什么版本呢?
GBXLUO
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2024-01-29 05:08
FPGA
fpga开发
Modelsim SE 10.5安装教程
ModelSim是一种功能强大的硬件描述语言(HDL,HardwareDescriptionLanguage)仿真和验证工具,可以单独仿真,也可以联合
Quartus
/Vivado等软件联合仿真,仿真速度快
GBXLUO
·
2024-01-29 05:08
FPGA
fpga开发
modelsim
quartus
烧写文件pof sof jic区别
quartus
烧写文件有三种格式,分别是pof,sof和jicpof是在AS模式下通过jtag写到fpga外挂的配置芯片中,不会掉电擦除,要不然成sram了,但是不能调试。
JingZhe_HengJing
·
2024-01-29 05:33
fpga
quartus
jtag
烧写
Quartus
生成烧录到FPGA板载Flash的jic文件
打开方式:在
Quartus
中单击File-》
GBXLUO
·
2024-01-29 05:02
FPGA
fpga开发
山东大学软件学院计算机组成原理课程设计实验一
文章目录一、实验时间二、实验内容1、熟悉
Quartus
II开发环境及实验台2、设计16位寄存器3、设计二选一(每路数据宽度8位)多路选择器一、实验时间2021年3月18日星期四,第三周二、实验内容1、熟悉
叶卡捷琳堡
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2024-01-24 16:41
#
计算机组成原理课程设计
寄存器
D触发器
山东大学
数据选择器
计算机组成原理课程设计
quartus
联合modelsim联合仿真
一、安装、破解这里安装的是
quartus
13.1和modelsim10.6d,具体破解网上有什么教程,这里不再赘述二、联合仿真配置
quartus
在Tools->Licensesetup里面的EDAToolOptions
hai_x
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2024-01-23 08:17
IC
Quartus
联合modelsim的ip核仿真——以FIFO为例——(报错问题解决)
在新建工程前,新建文件夹管理文件打开
quartus
,新建工程,路径设置到
quartus
_prj目录下,工程名和顶层名均为fifo一路next到选型号,按照板卡型号进行选择。
Water_Sounds
·
2024-01-23 08:16
学习笔记
fpga开发
fpga
Quartus
联合modelsim,都要重新编译所使用的器件库
转载自https://blog.csdn.net/cyx/article/details/51043948最近用
Quartus
15.0配合ModelsimSE10.4的64位版本,简直就是闪电一般的仿真速度
者乎之类的
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2024-01-23 08:46
quartus
Quartus
联合 ModelSim仿真及测试
插件系列文章目录:(1)modelsim安装使用及Vivado关联(2)VSCode关联VIVADO编辑Verilog(3)Modelsim观察波形–基础操作述(4)
Quartus
联合ModelSim仿真及测试文章目录前言一
C.V-Pupil
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2024-01-23 08:45
Quartus插件分享
开发语言
fpga开发
vscode
quartus
和modelsim联合仿真详细教程
利用
quartus
和modelsim联合仿真的功能,实现功能产生波形。
hxyo
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2024-01-23 08:15
fpga
Quartus
与ModelSim联合仿真启动ModelSim失败(已解决)
今天学习使用
Quartus
启动ModelSim对rtl文件进行仿真,RTLsimulation报错,无法启动ModelSim:看了很多博客,可以在ModelSim的directory结尾加\,但我加上还是不行
Liweiei
·
2024-01-23 08:45
fpga开发
Quartus
与 ModelSim 联合仿真详细步骤
目录一、仿真设置二、波形仿真三、修改代码重新仿真仿真之前参考博客设置ModelSim连接:https://blog.csdn.net/ssj925319/article/details/115333028如果是ModelSim-Altera的话,路径要设置到win32aloem,比如:D:\modelsim_ase\win32aloem一、仿真设置首先模块文件为led_run.v,仿真文件为tb_
网盘已清空,链接已失效
·
2024-01-23 08:45
FPGA新手入门
quartus
modelsim
仿真
VHDL/Verilog编译错误总结
VHDL编译错误总结VivadoVHDLVerilog
Quartus
VHDLVerilogLatticeVHDLVerilogVivadoVHDL[Synth8-2778]typeerrorneartxen_sync
FPGA的花路
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2024-01-23 08:44
quartus
联合modelsim仿真,修改
Quartus
工程部分代码后,不关闭modelsim ,重新仿真
步骤一:右击选择
quartus
工程中修改过的文件。步骤二:选择“Recompile”,重新编译,代码提示框内无错误的情况下,执行第三步。步骤三:选择“Restart”,重新开始仿真。
青年王先森
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2024-01-23 08:13
FPGA
fpga开发
QUARTUS
联合modelsim仿真(
quartus
13.0)
设置仿真软件(Modelsim/Modelsim-Altera)路径(1)点击tools->Options(2)选择EDAToolOptionsPS:看自己情况设置,使用独立Modelsim仿真时设置ModelSim处的值为ModelSim安装路径下的win64(或者32)路径,使用独立Modelsim-Altera仿真时,设置Modelsim-Altera处的值为Modelsim-Altera路
正经工作是摸鱼
·
2024-01-23 08:13
fpga开发
Quartus
同Modelsim的联合仿真
我这里用到的
Quartus
是18.1版本的,Modelsim是自带的(注:我这里在设置Modelsim是Modelsim-Altera)。
1个程序源
·
2024-01-23 08:42
quartus
开发语言
Quartus
联合 Modelsim
文章目录
Quartus
联合Modelsim新建工程仿真已有工程
Quartus
联合Modelsim这里使用的版本是:
Quartus
Prime18.1.0.222ProEditionModelsim-INTELFPGASTARTEREDITION10.6d
FPGA的花路
·
2024-01-23 08:09
软件使用
单片机
嵌入式硬件
FPGA时序分析与时序约束(五)——使用Timing Analyzer进行时序分析与约束
Quartus
的安装路径下会自带有例程,通过fir_filter进行学习如何使用TimingAnalyzer进行时序分析与约束。
STATEABC
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2024-01-22 05:28
#
FPGA时序分析与约束
fpga开发
FPGA
时序约束
verilog
时序分析
FPGA中为什么不能双时钟触发
posedgeclkornegedgeclk)beginA<=1’b0;end这种写法是错误的,因为在FPGA的内部所有的寄存器只支持单沿采样触发,因此在编写RTL级代码时,只能使用单沿采样,如果像上面一样写成双沿采样,则Vivado或
Quartus
Prime
CWNULT
·
2024-01-21 14:34
SystemVerilog
Syntax
fpga开发
【FPGA & Verilog】使用教程 3-8译码器(原理图输⼊设计)
实验一:3-8译码器(原理图输⼊设计)⼀:实验⽬的1.了解3-8译码器的电路原理,掌握组合逻辑电路的设计⽅法2.掌握
Quartus
II软件原理图输⼊设计的流程⼆:实验内容2.1设计输⼊1.将3-8译码器
去追远风
·
2024-01-20 09:52
FPGA学习记录
fpga开发
【
Quartus
| verilog 系列】实现 3-8译码器
实验一:3-8译码器(原理图输⼊设计)2.1设计输⼊1.将3-8译码器A、B、C端作为输⼊,Y作为输出。2.其余引脚按照3-8译码器功能要求连接。2.2电路仿真1.激励⽂件的输⼊包含A、B、C的8种状态2.功能仿真1.给出3-8译码器的真值表:2.实验步骤、实验内容截图(从创建⼯程开始到仿真结束)1.路径设置2.器件选择3.汇总4.创建BDF5.原理图设计6.编译结果7.创建VWF进行功能仿真波形
去追远风
·
2024-01-20 09:22
FPGA学习记录
fpga开发
硬件工程
EDA课设(数字系统设计)--
quartus
II 9.0安装及altera usb-blaster驱动识别失败解决
目录1,资源下载及
quartus
II9.0的下载2,建立一个测试工程;3,编写VHDL程序和仿真文件4,alterausb-blaster驱动识别失败解决1,资源下载及
quartus
II9.0的下载链接
望525
·
2024-01-18 14:45
学习方法
fpga开发
EDA课设(数字系统设计)--数字密码锁
所以大家不要抄袭,仅用作给大家提供实现思路以及一些经验,希望大家根据我写的东西,理解关键的代码,较为熟练的掌握VHDL语言的语法,规则以及流程,学会如何自己实现所有的功能;2,可能遇到的问题1,对于不会安装
quartus
II9.0
望525
·
2024-01-18 14:15
开发语言
fpga开发
学习方法
Quartus
与ModelSim安装
目录1、
Quartus
18.1标准版下载1、下载需要的程序与组件2、开始安装3、软件注册4、ModelSim下载5、ModelSim安装6、Quarter全局变量设置7、创建项目1、创建前准备2、开始创建
molongqishi
·
2024-01-17 18:48
fpga开发
Intel
Quartus
II IP之DP1.4 工程的创建与使用
前述:Win10电脑安装了
Quartus
21.4,这可以满足绝大多数情况,但是对于创建DMI/DPIP的设计demo工程时会报错,因为还需要Eclipse与WSL(WindowsSubsystemforLinux
GBXLUO
·
2024-01-17 18:48
fpga开发
DP
Quartus
Prime 18.0与ModelSim的安装
Quartus
Prime18.0与ModelSim的安装目标任务安装
Quartus
Prime18.0,并安装器件库。安装ModelSim.安装JTAGUSBBlaster驱动程序。
技术无极限
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2024-01-17 18:16
#
FPGA技术开发
电子电路设计
fpga开发
Intel开发环境
Quartus
、Eclipse与WSL的安装
PC:win1064bit安装顺序:先安装
Quartus
21.4,接着Eclipse或者WSL(WindowsSubsystemforLinux),Eclipse与WSL的安装不分先后。
GBXLUO
·
2024-01-17 18:46
FPGA
fpga开发
Intel FPGA 开发工具
Quartus
/ModelSim 20.1.1 安装
Lite版本是免费的。官网下载地址:DownloadCenterforFPGAs官网下载需要注册账号,这里也把下图中的所有文件都放到百度网盘。百度网盘:链接:https://pan.baidu.com/s/1F8lg2XKMZarDUebpo7ki9Q提取码:2333只需要把主程序、ModelSim和选择的FPGA器件放到同一个目录,然后双击主程序的安装包,就会把其他的加载了,如下图。之后在仿真的
睡觉学习三餐
·
2024-01-17 18:46
【INTEL(ALTERA)】错误 (14566): 由于与现有约束 (1 HSSI_Z1578A_CLUSTER) 冲突,拟合器无法放置 0 个外围组件。
说明由于英特尔®
Quartus
®Prime专业版软件23.2版本存在问题,针对IntelAgilex®7AGI041设备时,使用面向PCIExpress*的R-TileAvalon®Streaming英特尔
神仙约架
·
2024-01-17 03:27
INTEL(ALTERA)
FPGA
fpga开发
【INTEL(ALTERA)】
Quartus
无法为 F-Tile PMA/FEC Direct PHY 英特尔® FPGA IP启用锁定至参考 (LTR) 模式在,怎么办
说明由于英特尔®
Quartus
®PrimeProEdition软件23.1及更早版本存在问题,无法为F-TilePMA/FECDirectPHY英特尔®FPGAIP启用锁定至参考(LTR)模式。
神仙约架
·
2024-01-16 12:40
INTEL(ALTERA)
FPGA
fpga开发
F-Tile
PMA
【INTEL(ALTERA)】错误 (19021):相同的文件名 xx 用于不同的 IP 文件。同一个名称不能用于多个 IP 文件。
说明由于在英特尔®
Quartus
®PrimeProEdition软件版本22.3上运行CVP设计时出现问题,使用IP升级工具自动更新复位释放英特尔®FPGAIP可能会导致同一IP的.qip和.ip文件包含在英特尔
神仙约架
·
2024-01-16 12:36
INTEL(ALTERA)
FPGA
fpga开发
Quartus
编译时显示不支持某类芯片的问题
Quartus
编译时显示不支持某类芯片的问题1.问题描述2.安装步骤重点1.问题描述本人在
quartus
13.1安装过程中,发现破解后进行编译时出现所用芯片不能支持的问题(所用芯片为EP4CE10F17C8
LuDvei
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2024-01-15 21:44
fpga开发
嵌入式硬件
quartus
时序逻辑的开始
时序逻辑的开始时序逻辑的开始时序逻辑的开始时序逻辑和组合逻辑(D触发器仿真)阻塞赋值与非阻塞赋值计数器时序逻辑和组合逻辑(D触发器仿真)1、定义组合逻辑有一个最大的缺陷就是存在竞争冒险(很危险,使电路处于一个不稳定的状态,使用时序逻辑可以极大避免这一问题,提高系统稳定性)时序逻辑最基本的单元——寄存器,存储功能,一般由D触发器构成,由时钟脉冲控制,每个D触发器能够存储一位二进制码。寄存器还具有复位
今天画板子了没
·
2024-01-15 17:37
FPGA
编程语言
verilog
fpga
【INTEL(ALTERA)】使用Intel Agilex7 F-Tile PMA/FEC Direct PHY IP时钟域会出现时序违规行为?
说明由于英特尔®
Quartus
®PrimeProEdition软件22.4及更早版本中的IntelAgilex®7设备F-TilePMA/FECDirectPHY多速率英特尔®FPGAIP存在问题,您可能会在以下时钟传输上看到时序违规
神仙约架
·
2024-01-14 06:41
INTEL(ALTERA)
FPGA
fpga开发
PMA/FEC
Agilex7
Quartus
软件界面介绍与部分使用技巧
软件界面默认打开的软件界面如下:关掉所有能关闭的窗口,剩下的就是一个软件最基本的结构——GBXLUO语录从上图可以知道,
Quartus
可以分为工具栏和常用功能栏,
Quartus
所有的功能都可以从9个工具栏中找到
GBXLUO
·
2024-01-14 06:10
FPGA
Quartus
自助点餐机Verilog代码远程云端平台
Quartus
名称:自助点餐机Verilog代码远程云端平台
Quartus
软件:
Quartus
语言:Verilog代码功能:自助点餐机设计,商品分为7、9、14元三种套餐,并且只接受5、10元两种面值的纸币:可以一次点多份
FPGA代码库
·
2024-01-13 04:28
fpga开发
服务员呼叫器Verilog代码远程云端平台
Quartus
名称:服务员呼叫器Verilog代码远程云端平台
Quartus
软件:
Quartus
语言:Verilog代码功能:1.设计内容和要求(包括设计内容、主要指标与技术参数)设计内容:基于FPGA的服务员呼叫器的设计
FPGA代码库
·
2024-01-13 04:28
fpga开发
电子计时器Verilog代码远程云端平台
Quartus
名称:电子计时器Verilog代码远程云端平台
Quartus
软件:
Quartus
语言:Verilog代码功能:电子计时器要求同时可以用一个开关控制来记录三组时间并显示;三组记录时间通过各自的开关可以控制其暂停和开始数码管显示计时时间本代码已在远程云端平台验证
FPGA代码库
·
2024-01-13 04:58
fpga开发
竞赛抢答器4路抢答器verilog,仿真视频、代码、AX301开发板
名称:数字式竞赛抢答器设计4路抢答器verilog软件:
Quartus
语言:Verilog代码功能:数字式竞赛抢答器设计设计一个可容纳四组参赛者同时抢答的数字抢答器。
FPGA代码库
·
2024-01-13 04:27
fpga开发
地铁售票设计Verilog代码AX301开发板
Quartus
名称:
Quartus
地铁售票设计Verilog代码AX301开发板软件:
Quartus
语言:Verilog代码功能:主要内容:1选择1号或者2号地铁线,每条线都有3元,4元,5元二种票价2选择买张或者两张
FPGA代码库
·
2024-01-13 04:26
fpga开发
arch modelsim 解决无法运行
13.0的
quartus
modelsim版本10.1d是32位的修改/etc/pacman.conf[multilib]Include=/etc/pacman.d/mirrorlistpacman-Sy
yvee
·
2024-01-12 10:07
fpga开发
fpga
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