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Xilinx Linux V4L2视频管道（Video Pipeline）驱动程序分析

1.Author付汉杰hankf@xilinx.com2020-04-13本文也发布到了https://www.cnblogs.com/hankfu/p/12711957.html2.概述Xilinx提供了完整的

HankFuEmd·2023-04-01 09:33

serdes基本概念扫盲

一、serdes基本介绍Xilinx公司的许多FPGA已经内置了一个或多个MGT（Multi-GigabitTransceiver）收发器，也叫做SERDES（Multi-GigabitSerializer

数字设计爱好者·2023-04-01 07:39

FPGA的那些事之上电启动过程

从这一期开始，开始讲述FPGA的设计中经常用到的设计和可靠性设计方面的问题，本文从FPGA的上电启动开始讲述，对FPGA的上电启动过程和电路设计中应该注意的问题进行说明，同时以Xilinx公司7系列FPGA

ONEFPGA·2023-03-31 03:58

Zynq7000硬件开发之总体硬件架构设计

微信公众号更精彩本项目基于XilinxZynq-7000系列SoC高性能处理器，集成PS端双核ARMCortex-A9+PL端Kintex-7架构28nm可编程逻辑资源；可pintopin兼容XC7Z035

PIN凡不凡·2023-03-31 01:00

XILINX AXI总线学习

AXI介绍什么是AXI？AXI（高级可扩展接口），是ARMAMBA的一部分；AMBA:高级微控制器总线架构；是1996年首次引入的一组微控制器总线；开放的片内互联的总线标准，能在多主机设计中实现多个控制器和外围设备之间的连接和管理。AXI三种类型AXI4(AXI4-Full)：用于高性能的存储器映射需求；（存储器映射：主机在对从机进行读写操作时，指定一个目标地址，这个地址对应系统存储空间的地址，表

小坏坏_·2023-03-30 22:57

Xilinx ISE Map过程时间过长的解决

最近在Kintex7上开发新的项目，骤然发现曾经在Virtex5和Spartan6上移植过来的成熟算法，综合布线时出现Map时间非常漫长的现象。这个漫长不是一般的长，打个比方，以前在Virtex5下同一个算法完成全部综合布线仅用10分钟，在Kintex7下却耗时长达7~8个小时。从console窗看，常常卡在7.8或8.8globalplacement这一步，后面有很多............

小坏坏_·2023-03-30 22:57

xilinx FPGA usb模块的使用（VHDL）

此次实例中，使用的是小梅哥的xilinxa7系列200t的开发板，其中自带一个usb2.0模块，然后根据他的基于slavefifo的fpga数据回环实验改编，主要是小梅哥的例程是基于verilog的，以及是自己编写的一个

坚持每天写程序·2023-03-30 20:30

USB2.0 UTMI PHY芯片测试

1.1平台FPGA芯片：XilinxXCVU440PHY芯片：CY7C68000平台：Vivado2019.22.技术背景下文是我写的几篇技术背景：CY7C68000介绍开源项目UTMI介绍USB2.0

Bigbeea·2023-03-30 20:08

1、usb3.0学习开发之一 vivado 2019.1 安装

1、资源可以去官网下载，21个G太大了2、安装过程跟其他软件无差，主要是要有耐心3、点击xsetup.exe后一路next4、CopyLicense，找到Xilinx.lic文件本贴仅做为学习笔记，请大家支持正版

helloyixiuge·2023-03-30 20:34

Xilinx IP核之DDS

文章目录0、背景1、原理1.1特性：1.2结构1.3接口与时序说明1.4计算公式1.4IP配置选项2、实际案例2.1overview2.2、工程实战2.3工程福利知识补充1、什么叫SFDR0、背景关于这个本来是有专门的集成芯片DDS，但是那种通常用于产生雷达chirp信号，并且能够产生高频的模拟信号，这个FPGA里面的DDS通常用于混频处理，实现数字混频，其实和Intel的NCO也类似，具体的我们

ciscomonkey·2023-03-30 20:00

FPGA 20个例程篇：20.USB2.0/RS232/LAN控制并行DAC输出任意频率正弦波、梯形波、三角波、方波(二）

通过上面的介绍相信大家对数字变频已经有了一个较为整体性的认识，下面笔者来对照XILINX的DDSIP核对数字变频技术展开更进一步的说明，做到了理论和实践很好地结合，这样大家再带入Modelsim进行仿真测试就不仅掌握了数字变频的理论知识

青青豌豆·2023-03-30 20:41

Xilinx FPGA全部重构

针对Xilinx不同系列的器件，进行重构的方式会有所区别，对于非Zynq系列的器件，重构的实现需要借助FPGA

FPGA平头哥·2023-03-30 12:02

planahead 动态重构_基于FPGA的动态局部可重构实现方法-可编程逻辑-与非网

1Xilinx的EAPR局部重构流程EAPR(earlyaccesspartialreconfiguration)与基于模块(modulebased)流程相比，有以下的主要区别：I移除了Virtex-II

weixin_39962758·2023-03-30 12:01

FPGA的历史发展以及未来预测

自1985年Xilinx公司推出第一片现场可编程逻辑器件（FPGA）至今，FPGA经历了十几年的发展历史。

qq_42173487·2023-03-30 12:17

Xilinx FPGA 重加载 + 动态刷新

本文以Xilinx的v5和K7系列FPGA为例,讲解重加载和动态刷新功能。同时简单描述国产复旦微电子FPGA的加载和刷新功能的注意事项。

李不优秀·2023-03-30 12:30

nvme命令中prp_Linux nvme驱动分析之块设备层

ProductDocumentationRedHatEnterpriseLinux77.2发行注记第14章存储blk_mq数据缓冲区转换成prp或者sg列表用户态分配的内存使用blk_rq_map_user，内核态分配的内存使用blk_rq_map_kern，//xilinxpetalinux-v2018.2blk_rq_map_user

何欣颜·2023-03-29 15:20

AXI总线技术简介——ZYNQ PS和PL的互联技术

总线介绍2.AXI协议通道介绍3.ZYNQ芯片内部的AXI总线4.常用AXI接口IP介绍5.多个AXI接口互联交互1.AXI总线介绍AXI全称AdvancedExtensibleInterface，是Xilinx

BIGMAC_1017·2023-03-29 08:27

FPGA调试笔记~PCIE之XDMA（一）：一些概念性介绍

目录XDMA引荐PCIE介绍历史渊源通信拓扑结构地址映射与管理加载与初始化过程总结XDMA引荐XDMA是Xilinx系列FPGA中官方自带的PCIE“高级”IP，所谓的“高级”指的就是他的操作层面比较“

Frank~_~FPGA·2023-03-29 00:54

XILINX Ultrascale+ FPGA学习——Xillybus demo bundle 测试

FPGA除了使用XIlinx公司自带的XDMA用于Pcie通信外，还有Xillybus这种3方的IP用于Pcie通信。

棘。。背凉·2023-03-29 00:02

PCIE_DMA实例五：基于XILINX XDMA的PCIE高速采集卡

转载地址：https://www.cnblogs.com/yuzeren48/p/13755651.html一：前言这一年关于PCIE高速采集卡的业务量激增，究其原因，发现百度“xilinxpciedma

kunkliu·2023-03-29 00:44

IC Chip Hot Sell Recomments 11th November

Ouradvantageproducthaveinfineon,DIODES,IR,ST,TI,ADI,Microchip,NXP,XILINX,LINEAR,Atmel,CYPRESS,JST,Maxim

探达几·2023-03-28 15:40

如何优化方案提升复购率

（二）核心客户综合购买力和议价空间来分析，核心客户应该是大型的国际贸易商，因为它们服务海外客户，海外客户出得起价格，海外xilinx需求大，他们服务的客户相对要优质。

我叫火山·2023-03-25 23:36

项目经历叙述流程

GATK软件pairhmm算法FPGA加速（alteraarria10芯片xilinxKintexultrascaleku115芯片）硬件负责人2017.9-2018.9GATK是MIT博德研究所研发的基因数据挖掘的软件套件

6d372579d253·2023-03-25 23:27

FPGA纯verilog实现RIFFA的PCIE通信，提供工程源码和软件驱动

vivado工程详解4、上板调试验证并演示5、福利：工程代码的获取1、前言PCIE是目前速率很高的外部板卡与CPU通信的方案之一，广泛应用于电脑主板与外部板卡的通讯，PCIE协议极其复杂，想要掌握不容易，所以Xilinx

9527华安·2023-03-24 00:10

Xilinx ISE系列教程（6）：ModelSim联合仿真

文章目录@[toc]1.ModelSim下载、安装与注册2.编译Xilinx仿真库3.ini文件修改4.在ISE中使用ModelSim5.示例工程下载本文是XilinxISE系列教程的第6篇文章。

whik1194·2023-03-23 20:23

ModelSim SE 10.0a建立并调用Xilinx ISE 13.1仿真库详解

3)将compxlib文件所在目录（即Xilinx安装目录\Xilinx\13.1\ISE_DS\ISE\bin\nt）添加到环境变量path中。

迷失De信仰·2023-03-23 20:20

ModelSim SE 10.0a建立并调…

原文地址：ModelSimSE10.0a建立并调用XilinxISE13.1仿真库详解作者：救赎之殇从网上搜到的有很多，实践过其中几种，其中一种较简单的方法如下：1)安装ModelSim和ISE并注册破解

seekdwh·2023-03-23 20:17

Xilinx 网站资源导读

makebuaa·2023-03-23 20:55

【转】赛灵思官网资源导读

言归正传，写这篇文章主要想介绍Xilinx各种资料的找法、分类方法和什么问题该看哪些资料。限于经验，难免有错漏，希望大家指出错误并继续补充。

Fei20090305·2023-03-23 19:17

zynq运行操作系统之u-boot编译

1、下载u-boot源码gitclonegit://github.com/Xilinx/u-boot-xlnx.gitgitcheckout-bxilinx-v2014.42、设置环境变量ARCH和CROSS_COMPILEexportARCH

鹏宝阿加西·2023-03-15 05:55

Vivado如何生成BIN或MCS文件并烧写到FLASH中

一.参考资料参考资料：UG908-VivadoDesignSuite用户指南：编程和调试（中文版）(v2021.1)传送门：Xilinx官网——网站关键字搜索——ug908目前（2021年11月29日）

徐晓康的博客·2023-03-13 18:55

Xilinx关于Aurora IP核仿真和使用

使用xilinx官方提供的IP核。官方资料，pg046-aurora-8b10b.pdf和pg074-aurora-64b66b-en-us-12.0.pdf。

爱漂流的易子·2023-03-13 18:26

XILINX关于DDR3的IP学习

使用xilinx官方提供的IP核。

爱漂流的易子·2023-03-13 18:26

Vivado2018.2联合modelsim10.5仿真教程

vivado可在xilinx官网查询匹配的modelsim最低版本，下载modelsim前记得选用合适的modelsim版本,如图：查询网址：https://www.xilinx.com/support

小棉袄lov·2023-03-13 18:26

Xilinx关于GTX的IP核serdes仿真和使用

使用xilinx官方提供的IP核。最近在学习完PCIE协议，使用逻辑解析PCIE协议代码各种包头。那么数据在外传输用的什么方式呢？这里就是使用了GTX高速串行总线。那么GTX高速串行总线是什么呢？

爱漂流的易子·2023-03-13 18:56

国徽FLASH SM25QH256M烧录问题总结

第一次使用XILINX的FPGA加SM25QH256M，在VIVADO中生成MCS文件，使用Hardwaremanager下载程序，添加FLASH，下载失败。

爱漂流的易子·2023-03-13 18:25

FPGA深度学习加速(1) - Xilinx ug892-Vivado design flows overview (Vivado设计流程简述) - 阅读笔记

FPGA深度学习加速(1)Xilinxug892-Vivadodesignflowsoverview阅读笔记ug892简述了Vivado的设计流程，官方文档链接：https://china.xilinx.com

走肖暂时无法接通·2023-03-13 18:19

Xilinx FIR compiler IP 实现可重加载滤波系数的低通滤波器

参考文档：pg149-fir-compiler一、FIRcompilerIP配置详细的可参考IP核的用户手册，此处主要记录一下使用过程中不太理解的地方。1、滤波器系数保存方式有两种，Vector和COEFILE。其中注意的是Vector中输入的是十进制数。COE文件按照标准格式保存即可。本文中使用的是COE文件，主要是方便matlab可以直接生成COE文件。另外，本文使用了勾选了usereload

希言自然也·2023-03-11 20:15

在开始高速接口前，我们来试试IBERT测试吧

https://zhuanlan.zhihu.com/p/93353191此次实验采用的FPGA平台为Xilinx的评估板KCU116，硬件开发平台采用的是vivado2018.3，IP为IBERTUltrascaleGTY

非鱼知乐·2023-03-11 05:20

【FPGA】Verilog：时序电路应用 | 序列发生器 | 序列检测器

前言：本章内容主要是演示Vivado下利用Verilog语言进行电路设计、仿真、综合和下载示例：序列发生器与序列检测器功能特性：采用XilinxArtix-7XC7A35T芯片配置方式：USB-JTAG

流继承·2023-03-10 13:12

【FPGA】Verilog：时序电路设计 | 二进制计数器 | 计数器 | 分频器 | 时序约束

前言：本章内容主要是演示Vivado下利用Verilog语言进行电路设计、仿真、综合和下载示例：计数器与分频器功能特性：采用XilinxArtix-7XC7A35T芯片配置方式：USB-JTAG/SPIFlash

流继承·2023-03-10 13:10

【正点原子FPGA连载】第六章自定义IP核-呼吸灯实验摘自【正点原子】DFZU2EG_4EV MPSoC之嵌入式Vitis开发指南

本章包括以下几个部分：66.1简介6.2实验任务6.3硬件设计6.4软件设计6.5下载验证6.1简介Xilinx官方为我们提供了非常丰富的IP核，

正点原子·2023-02-21 11:37

Zynq非VDMA方案实现视频3帧缓存输出，无需SDK配置，提供工程源码和技术支持

的不便之处3、FDMA取代VDMA实现视频缓存输出4、Vivado工程详解5、上板调试验证并演示6、福利：工程代码的获取1、前言对于Zynq和Microblaze的用户而言，要想实现图像缓存输出，多半要使用Xilinx

9527华安·2023-02-21 08:25

Zynq非Video Mixer方案实现视频叠加输出，无需SDK配置，提供工程源码和技术支持

工程代码的获取1、前言关于Zynq使用VideoMixer方案实现视频叠加输出方案请参考点击查看：VideoMixer方案对于Zynq和Microblaze的用户而言，要想实现视频叠加输出，多半要使用Xilinx