xilinx；第20页

FPGA 20个例程篇：20.USB2.0/RS232/LAN控制并行DAC输出任意频率正弦波、梯形波、三角波、方波(二）

通过上面的介绍相信大家对数字变频已经有了一个较为整体性的认识，下面笔者来对照XILINX的DDSIP核对数字变频技术展开更进一步的说明，做到了理论和实践很好地结合，这样大家再带入Modelsim进行仿真测试就不仅掌握了数字变频的理论知识

青青豌豆·2023-03-30 20:41

Xilinx FPGA全部重构

针对Xilinx不同系列的器件，进行重构的方式会有所区别，对于非Zynq系列的器件，重构的实现需要借助FPGA

FPGA平头哥·2023-03-30 12:02

planahead 动态重构_基于FPGA的动态局部可重构实现方法-可编程逻辑-与非网

1Xilinx的EAPR局部重构流程EAPR(earlyaccesspartialreconfiguration)与基于模块(modulebased)流程相比，有以下的主要区别：I移除了Virtex-II

weixin_39962758·2023-03-30 12:01

FPGA的历史发展以及未来预测

自1985年Xilinx公司推出第一片现场可编程逻辑器件（FPGA）至今，FPGA经历了十几年的发展历史。

qq_42173487·2023-03-30 12:17

Xilinx FPGA 重加载 + 动态刷新

本文以Xilinx的v5和K7系列FPGA为例,讲解重加载和动态刷新功能。同时简单描述国产复旦微电子FPGA的加载和刷新功能的注意事项。

李不优秀·2023-03-30 12:30

nvme命令中prp_Linux nvme驱动分析之块设备层

ProductDocumentationRedHatEnterpriseLinux77.2发行注记第14章存储blk_mq数据缓冲区转换成prp或者sg列表用户态分配的内存使用blk_rq_map_user，内核态分配的内存使用blk_rq_map_kern，//xilinxpetalinux-v2018.2blk_rq_map_user

何欣颜·2023-03-29 15:20

AXI总线技术简介——ZYNQ PS和PL的互联技术

总线介绍2.AXI协议通道介绍3.ZYNQ芯片内部的AXI总线4.常用AXI接口IP介绍5.多个AXI接口互联交互1.AXI总线介绍AXI全称AdvancedExtensibleInterface，是Xilinx

BIGMAC_1017·2023-03-29 08:27

FPGA调试笔记~PCIE之XDMA（一）：一些概念性介绍

目录XDMA引荐PCIE介绍历史渊源通信拓扑结构地址映射与管理加载与初始化过程总结XDMA引荐XDMA是Xilinx系列FPGA中官方自带的PCIE“高级”IP，所谓的“高级”指的就是他的操作层面比较“

Frank~_~FPGA·2023-03-29 00:54

XILINX Ultrascale+ FPGA学习——Xillybus demo bundle 测试

FPGA除了使用XIlinx公司自带的XDMA用于Pcie通信外，还有Xillybus这种3方的IP用于Pcie通信。

棘。。背凉·2023-03-29 00:02

PCIE_DMA实例五：基于XILINX XDMA的PCIE高速采集卡

转载地址：https://www.cnblogs.com/yuzeren48/p/13755651.html一：前言这一年关于PCIE高速采集卡的业务量激增，究其原因，发现百度“xilinxpciedma

kunkliu·2023-03-29 00:44

IC Chip Hot Sell Recomments 11th November

Ouradvantageproducthaveinfineon,DIODES,IR,ST,TI,ADI,Microchip,NXP,XILINX,LINEAR,Atmel,CYPRESS,JST,Maxim

探达几·2023-03-28 15:40

如何优化方案提升复购率

（二）核心客户综合购买力和议价空间来分析，核心客户应该是大型的国际贸易商，因为它们服务海外客户，海外客户出得起价格，海外xilinx需求大，他们服务的客户相对要优质。

我叫火山·2023-03-25 23:36

项目经历叙述流程

GATK软件pairhmm算法FPGA加速（alteraarria10芯片xilinxKintexultrascaleku115芯片）硬件负责人2017.9-2018.9GATK是MIT博德研究所研发的基因数据挖掘的软件套件

6d372579d253·2023-03-25 23:27

FPGA纯verilog实现RIFFA的PCIE通信，提供工程源码和软件驱动

vivado工程详解4、上板调试验证并演示5、福利：工程代码的获取1、前言PCIE是目前速率很高的外部板卡与CPU通信的方案之一，广泛应用于电脑主板与外部板卡的通讯，PCIE协议极其复杂，想要掌握不容易，所以Xilinx

9527华安·2023-03-24 00:10

Xilinx ISE系列教程（6）：ModelSim联合仿真

文章目录@[toc]1.ModelSim下载、安装与注册2.编译Xilinx仿真库3.ini文件修改4.在ISE中使用ModelSim5.示例工程下载本文是XilinxISE系列教程的第6篇文章。

whik1194·2023-03-23 20:23

ModelSim SE 10.0a建立并调用Xilinx ISE 13.1仿真库详解

3)将compxlib文件所在目录（即Xilinx安装目录\Xilinx\13.1\ISE_DS\ISE\bin\nt）添加到环境变量path中。

迷失De信仰·2023-03-23 20:20

ModelSim SE 10.0a建立并调…

原文地址：ModelSimSE10.0a建立并调用XilinxISE13.1仿真库详解作者：救赎之殇从网上搜到的有很多，实践过其中几种，其中一种较简单的方法如下：1)安装ModelSim和ISE并注册破解

seekdwh·2023-03-23 20:17

Xilinx 网站资源导读

makebuaa·2023-03-23 20:55

【转】赛灵思官网资源导读

言归正传，写这篇文章主要想介绍Xilinx各种资料的找法、分类方法和什么问题该看哪些资料。限于经验，难免有错漏，希望大家指出错误并继续补充。

Fei20090305·2023-03-23 19:17

zynq运行操作系统之u-boot编译

1、下载u-boot源码gitclonegit://github.com/Xilinx/u-boot-xlnx.gitgitcheckout-bxilinx-v2014.42、设置环境变量ARCH和CROSS_COMPILEexportARCH

鹏宝阿加西·2023-03-15 05:55

Vivado如何生成BIN或MCS文件并烧写到FLASH中

一.参考资料参考资料：UG908-VivadoDesignSuite用户指南：编程和调试（中文版）(v2021.1)传送门：Xilinx官网——网站关键字搜索——ug908目前（2021年11月29日）

徐晓康的博客·2023-03-13 18:55

Xilinx关于Aurora IP核仿真和使用

使用xilinx官方提供的IP核。官方资料，pg046-aurora-8b10b.pdf和pg074-aurora-64b66b-en-us-12.0.pdf。

爱漂流的易子·2023-03-13 18:26

XILINX关于DDR3的IP学习

使用xilinx官方提供的IP核。

爱漂流的易子·2023-03-13 18:26

Vivado2018.2联合modelsim10.5仿真教程

vivado可在xilinx官网查询匹配的modelsim最低版本，下载modelsim前记得选用合适的modelsim版本,如图：查询网址：https://www.xilinx.com/support

小棉袄lov·2023-03-13 18:26

Xilinx关于GTX的IP核serdes仿真和使用

使用xilinx官方提供的IP核。最近在学习完PCIE协议，使用逻辑解析PCIE协议代码各种包头。那么数据在外传输用的什么方式呢？这里就是使用了GTX高速串行总线。那么GTX高速串行总线是什么呢？

爱漂流的易子·2023-03-13 18:56

国徽FLASH SM25QH256M烧录问题总结

第一次使用XILINX的FPGA加SM25QH256M，在VIVADO中生成MCS文件，使用Hardwaremanager下载程序，添加FLASH，下载失败。

爱漂流的易子·2023-03-13 18:25

FPGA深度学习加速(1) - Xilinx ug892-Vivado design flows overview (Vivado设计流程简述) - 阅读笔记

FPGA深度学习加速(1)Xilinxug892-Vivadodesignflowsoverview阅读笔记ug892简述了Vivado的设计流程，官方文档链接：https://china.xilinx.com

走肖暂时无法接通·2023-03-13 18:19

Xilinx FIR compiler IP 实现可重加载滤波系数的低通滤波器

参考文档：pg149-fir-compiler一、FIRcompilerIP配置详细的可参考IP核的用户手册，此处主要记录一下使用过程中不太理解的地方。1、滤波器系数保存方式有两种，Vector和COEFILE。其中注意的是Vector中输入的是十进制数。COE文件按照标准格式保存即可。本文中使用的是COE文件，主要是方便matlab可以直接生成COE文件。另外，本文使用了勾选了usereload

希言自然也·2023-03-11 20:15

在开始高速接口前，我们来试试IBERT测试吧

https://zhuanlan.zhihu.com/p/93353191此次实验采用的FPGA平台为Xilinx的评估板KCU116，硬件开发平台采用的是vivado2018.3，IP为IBERTUltrascaleGTY

非鱼知乐·2023-03-11 05:20

【FPGA】Verilog：时序电路应用 | 序列发生器 | 序列检测器

前言：本章内容主要是演示Vivado下利用Verilog语言进行电路设计、仿真、综合和下载示例：序列发生器与序列检测器功能特性：采用XilinxArtix-7XC7A35T芯片配置方式：USB-JTAG

流继承·2023-03-10 13:12

【FPGA】Verilog：时序电路设计 | 二进制计数器 | 计数器 | 分频器 | 时序约束

前言：本章内容主要是演示Vivado下利用Verilog语言进行电路设计、仿真、综合和下载示例：计数器与分频器功能特性：采用XilinxArtix-7XC7A35T芯片配置方式：USB-JTAG/SPIFlash

流继承·2023-03-10 13:10

【正点原子FPGA连载】第六章自定义IP核-呼吸灯实验摘自【正点原子】DFZU2EG_4EV MPSoC之嵌入式Vitis开发指南

本章包括以下几个部分：66.1简介6.2实验任务6.3硬件设计6.4软件设计6.5下载验证6.1简介Xilinx官方为我们提供了非常丰富的IP核，

正点原子·2023-02-21 11:37

Zynq非VDMA方案实现视频3帧缓存输出，无需SDK配置，提供工程源码和技术支持

的不便之处3、FDMA取代VDMA实现视频缓存输出4、Vivado工程详解5、上板调试验证并演示6、福利：工程代码的获取1、前言对于Zynq和Microblaze的用户而言，要想实现图像缓存输出，多半要使用Xilinx

9527华安·2023-02-21 08:25

Zynq非Video Mixer方案实现视频叠加输出，无需SDK配置，提供工程源码和技术支持

工程代码的获取1、前言关于Zynq使用VideoMixer方案实现视频叠加输出方案请参考点击查看：VideoMixer方案对于Zynq和Microblaze的用户而言，要想实现视频叠加输出，多半要使用Xilinx

9527华安·2023-02-21 08:25

FPGA纯Verilog实现任意尺寸图像缩放，串口指令控制切换，贴近真实项目，提供工程源码和技术支持

1、前言2、目前主流的FPGA图像缩放方案3、本方案的优越性4、详细设计方案5、vivado工程详解6、上板调试验证并演示7、福利：工程源码获取1、前言代码使用纯verilog实现，没有任何ip，可在Xilinx

9527华安·2023-02-21 08:18

【FPGA】Verilog：组合电路 | 3—8译码器 | 编码器 | 74LS148

前言：本章内容主要是演示Vivado下利用Verilog语言进行电路设计、仿真、综合和下载示例：编码/译码器的应用功能特性：采用XilinxArtix-7XC7A35T芯片配置方式：USB-JTAG/SPIFlash

流继承·2023-02-18 07:04

【FPGA】Verilog：组合逻辑电路应用 | 数码管 | 8421BCD编码 | 转换七段数码管段码

前言：本章内容主要是演示Vivado下利用Verilog语言进行电路设计、仿真、综合和下载示例：数码管的使用功能特性：采用XilinxArtix-7XC7A35T芯片配置方式：USB-JTAG/SPIFlash

流继承·2023-02-18 07:04

【FPGA】Verilog：组合电路设计 | 三输入 | 多数表决器

功能特性：采用XilinxArtix-7XC7A35T芯片配置方式：USB-JTAG/SPIFlash高达100MHz的内部时钟速度存储器：2MbitSRAMN25Q064ASPIFlash（样图旧款为

流继承·2023-02-18 07:34

zynq linux ip配置,ZYNQ+linux网口调试笔记（2）PS-GEM1

第一步：调通PS侧网口GEM0(XilinxBSP默认配好)。第二步：调通PS侧网口GEM1(本文阐述)。第三步：调通PL侧网口。

weixin_39608478·2023-02-17 17:21

“Xilinx ZYNQ+TCP通信+Python上位机”实现实时视频传输系统

笔者在CSDN的第一篇万字长文，请多多支持。本文是笔者的公众号IC设计者笔记文章的转载。很多优质原创内容都会第一时间发布在公众号，欢迎关注公众号，一起交流学习。公众号后台回复“ZYNQ图像传输”即可免费下载包括Vivado工程、Python源码以及说明文档等文件。前言前段时间接到老板匆忙打电话，大概内容是：之前师兄流片的CMOS图像传感器马上要提交结题报告，需要帮忙用ZYNQ系列FPGA将图像传感

求学者羽光·2023-02-17 17:15

ZYNQ ucos-ii中使用lwip及usb

当前的板卡平台一般是一块ARM加一块FPGA，最近老大说要弄个高端一点的新平台，便看上了Xilinx的ZYNQ芯片。一块芯片上既有ARM也包含了FPGA，性能强劲，内存充足，实乃升级首选。

_DMing·2023-02-17 17:59

Zynq 裸机 PS + PL 双网口实现之 lwip 库文件修改

修改对象XilinxVivado2017.4库文件lwip141_v2_0新增功能添加对PHY芯片ksz9031的支持；添加SDK中LWIP参数设置对话框emio_options选项；添加XPAR_GMII2RGMIICON

Hello阿尔法·2023-02-17 17:45

祖冲之序列密码算法高性能硬件实现关键技术研究

实验最终在XILINXKintex-7FPGA平台上对设计进行了仿真和实现，并对其运行时的性能和消耗面积结果进行评估，实际结果运行达到6.4Gbit/

宋罗世家技术屋·2023-02-06 14:07

FPGA和CPLD芯片选型介绍（三）

CPLD器件（以Xilinx和Altera为例）对CPLD器件的介绍和选型仍然以主流厂商Xilinx和Altera的器件为例进行简单介绍。

wkonghua·2023-02-06 10:11

FPGA的ADC信号采集ADS52J90-JESD204B接口

jesd204b实战操作笔记本篇的内容是基于博主设计的jesd204b接口的ADC和FPGA的硬件板卡，通过调用jesd204bip核来一步步在FPGA内部实现高速ADC数据采集，jesd204b协议和xilinx

ltqshs·2023-02-06 10:40

《基于Xilinx的时序分析、约束和收敛》目录与传送门

前言对设计时序的分析、约束和收敛是FPGA设计中的一个重要且进阶的内容，只有熟练掌握了此部分技能，才算入了高速设计的大门。Part1时序分析时序分析主要指静态时序分析STA----遍历电路存在的所有时序路径，根据特定的方法，检查信号的建立时间和保持时间是否满足时序约束要求。⚡第1篇：基于Xlinx的时序分析、约束和收敛（1）----什么是时序分析？什么是时序约束？什么又是时序收敛？简介：什么是时序

孤独的单刀·2023-02-06 10:38

抽取_内插_半带滤波器_多相滤波器

文章目录半带滤波器多相抽取滤波器多相内插滤波器半带抽取器和半带内插器参考资料：XilinxFIRCompilerv7.2LogiCOREIPProductGuidePG149半带滤波器半带滤波器的阶数为偶数

怪都督·2023-02-04 19:28

Vitis的使用

1.Vitis概述Vitis是XilinxSDK的继任者，从Vivado2019.2开始启用。sdk是vivado的附属，而vitis地位和vivado相同，一个负责软件，一个负责硬件。

Alliawell·2023-02-03 09:16

9年FPGA工作经验，转行了，苦海无涯……

2年的用lattice的MACHXO-XO2和ECP2做了视频和网络光端机，3年的XILINX的SPARTAN6做了视频ISP处理，现在一年的xilinx的ZYNQ做机器视觉。

张巧龙·2023-02-02 10:38

qtcp多用户同时发信息的信号处理_FPGA进行数字信号处理的相关问题有哪些？来看数字信号处理系统架构分析！...

关注并标星大同学吧每周1次，打卡阅读快速获取行业最新资讯经验犹如一盏明灯的光芒它使早已存在于头脑中朦胧的东西豁然开朗全文共3031字，预计阅读6分钟笔经面经(第22期)在2000年之后，XilinxFPGA

weixin_39901358·2023-01-31 16:00

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