xilinx；第21页

ZYNQ ucos-ii中使用lwip及usb

当前的板卡平台一般是一块ARM加一块FPGA，最近老大说要弄个高端一点的新平台，便看上了Xilinx的ZYNQ芯片。一块芯片上既有ARM也包含了FPGA，性能强劲，内存充足，实乃升级首选。

_DMing·2023-02-17 17:59

Zynq 裸机 PS + PL 双网口实现之 lwip 库文件修改

修改对象XilinxVivado2017.4库文件lwip141_v2_0新增功能添加对PHY芯片ksz9031的支持；添加SDK中LWIP参数设置对话框emio_options选项；添加XPAR_GMII2RGMIICON

Hello阿尔法·2023-02-17 17:45

祖冲之序列密码算法高性能硬件实现关键技术研究

实验最终在XILINXKintex-7FPGA平台上对设计进行了仿真和实现，并对其运行时的性能和消耗面积结果进行评估，实际结果运行达到6.4Gbit/

宋罗世家技术屋·2023-02-06 14:07

FPGA和CPLD芯片选型介绍（三）

CPLD器件（以Xilinx和Altera为例）对CPLD器件的介绍和选型仍然以主流厂商Xilinx和Altera的器件为例进行简单介绍。

wkonghua·2023-02-06 10:11

FPGA的ADC信号采集ADS52J90-JESD204B接口

jesd204b实战操作笔记本篇的内容是基于博主设计的jesd204b接口的ADC和FPGA的硬件板卡，通过调用jesd204bip核来一步步在FPGA内部实现高速ADC数据采集，jesd204b协议和xilinx

ltqshs·2023-02-06 10:40

《基于Xilinx的时序分析、约束和收敛》目录与传送门

前言对设计时序的分析、约束和收敛是FPGA设计中的一个重要且进阶的内容，只有熟练掌握了此部分技能，才算入了高速设计的大门。Part1时序分析时序分析主要指静态时序分析STA----遍历电路存在的所有时序路径，根据特定的方法，检查信号的建立时间和保持时间是否满足时序约束要求。⚡第1篇：基于Xlinx的时序分析、约束和收敛（1）----什么是时序分析？什么是时序约束？什么又是时序收敛？简介：什么是时序

孤独的单刀·2023-02-06 10:38

抽取_内插_半带滤波器_多相滤波器

文章目录半带滤波器多相抽取滤波器多相内插滤波器半带抽取器和半带内插器参考资料：XilinxFIRCompilerv7.2LogiCOREIPProductGuidePG149半带滤波器半带滤波器的阶数为偶数

怪都督·2023-02-04 19:28

Vitis的使用

1.Vitis概述Vitis是XilinxSDK的继任者，从Vivado2019.2开始启用。sdk是vivado的附属，而vitis地位和vivado相同，一个负责软件，一个负责硬件。

Alliawell·2023-02-03 09:16

9年FPGA工作经验，转行了，苦海无涯……

2年的用lattice的MACHXO-XO2和ECP2做了视频和网络光端机，3年的XILINX的SPARTAN6做了视频ISP处理，现在一年的xilinx的ZYNQ做机器视觉。

张巧龙·2023-02-02 10:38

qtcp多用户同时发信息的信号处理_FPGA进行数字信号处理的相关问题有哪些？来看数字信号处理系统架构分析！...

关注并标星大同学吧每周1次，打卡阅读快速获取行业最新资讯经验犹如一盏明灯的光芒它使早已存在于头脑中朦胧的东西豁然开朗全文共3031字，预计阅读6分钟笔经面经(第22期)在2000年之后，XilinxFPGA

weixin_39901358·2023-01-31 16:00

LabVIEW FPGA PCIe开发讲解-7.2节：目前主流的4大Xilinx FPGA PCIe DMA通信IP核讲解

1、要开发一个带PCIe或者PXIe接口的FPGA板卡出来，除了硬件本身外，最重要的就是FPGA芯片里面的PCIe通信代码编写，俗称下位机FPGA编程；还有中间层的驱动文件编写以及上位机PC端的应用程序开发。2、其中，中间层驱动和上位机PC端一般都可以使用C语言或者LabVIEW进行开发，但是下位机FPGA里面的PCIe代码一般会采用VHDL或者Verilog进行编写，难度比较大，尤其是涉及到PC

神电测控·2023-01-31 16:00

拿下AXI—入门简介

引言对于使用Xilinx平台的FPGA开发工程师来说，AXI总线开发可以说是一项不得不掌握的技能。

ic-now·2023-01-31 16:29

那些年我们拿下了 Zynq

搭建开发环境1、Windows下安装VivadoVivado是XilinxFPGA开发的主要软件（2019年10月，赛

Hello阿尔法·2023-01-31 16:58

Microblaze程序固化流程

问题描述：论坛经常有人问关于microblaze程序固化在SPIFLASH中的问题，虽然网上有很多的关于SDK程序固化的教程，但是其实没有说清楚xilinxFPGA不同型号的SDK程序固化其实是有不一样的地方的

ARCW·2023-01-31 02:22

MicroBlaze系列教程（2）：AXI_INTC的使用

文章目录@[TOC]AXI_INTC简介常用函数使用示例参考资料工程下载本文是XilinxMicroBlaze系列教程的第1篇文章。

whik1194·2023-01-31 02:50

MicroBlaze系列教程（3）：AXI_TIMER的使用

文章目录@[toc]AXI_TIMER简介常用函数使用示例参考资料工程下载本文是XilinxMicroBlaze系列教程的第3篇文章。

whik1194·2023-01-31 02:50

MicroBlaze系列教程（1）：AXI_GPIO的使用

文章目录@[toc]简介常用函数使用示例参考资料工程下载本文是XilinxMicroBlaze系列教程的第1篇文章。

whik1194·2023-01-31 02:20

zc706 linux查看Ip,Xilinx ZC706嵌入式开发和Petalinux小试

weixin_39610956·2023-01-31 02:43

在嵌入式设计中使用MicroBlaze（Vivado版本）

原文Xilinx官方文档《ug898-vivado-embedded-design》第三章一、MicroBlaze处理器设计介绍（略）二、创建带有MicroBlaze处理器的IP设计使用Vivado进行

weixin_33963594·2023-01-31 02:41

Xilinx K7_Microblaze的Tmrintc定时器中断使用（ISE14.7）

在软核中加入Axi_timer和Axi_intc的IP核，然后完成连线，axi_intc的中断信号要接到软核的中断引脚上。axi_timer的中断信号要和axi_intc的中断信号相连，这样才能保证定时器中断的触发。注意，axi_intc的Intr引脚是一个输入类型的信号，代表从外部接收到的中断触发信号，这个信号与Axi_timer的中断输出相连，使得定时器溢出时，触发中断。分别在XPS中进行De

Dayana_·2023-01-31 01:04

【Xilinx AX7103 MicroBalze学习笔记6】MicroBlaze 自定义 IP 核封装实验

目录实验任务实验框图创建自定义IP封装IPIP封装界面配置硬件设计（Vivado部分）BlockDesign搭建添加IP库约束文件软件设计（SDK部分）往期系列博客实验任务本节介绍基于MicroBlaze的自定义IP核封装实验，实验任务是通过自定义一个呼吸灯IP核，来控制LED呈现呼吸灯的效果，并且可以通过AXI接口来控制呼吸灯的开关和呼吸的频率。实验框图实验框图比较简单，框图中的UART用于打印

Linest-5·2023-01-31 01:56

【教程】Xilinx Vivado/Vitis 2020.1创建最简单的MicroBlaze工程运行Hello World C语言程序（不使用外部DDR3内存），并固化到SPI Flash

本教程以米联客XC7A35TFGG484-2开发板为例，详细讲解一下用XilinxVivado2020.1创建MicroBlaze软核工程，然后再用XilinxVitis2020.1建立HelloWorldC

巨大八爪鱼·2023-01-31 01:21

Xilinx Microblaze使用

space.bilibili.com/208826118参考UtilizingPSmemorytoexecuteMicroblazeapplicationonZynqUltrascale聊一聊如何实现XilinxMicroblazeBootloaderxilinxvivado

三遍猪·2023-01-31 01:51

Xilinx Vitis 2020.1修改工程占用的BRAM内存大小的方法

修改了代码后编译工程，有时会因为BRAM空间不足而编译失败，出现下面的错误提示：'Invoking:MicroBlazegcclinker'mb-gcc-Wl,-T-Wl,../src/lscript.ld-LE:/fpga_projects/test4/microblaze_test/export/microblaze_test/sw/microblaze_test/standalone_dom

巨大八爪鱼·2023-01-31 01:50

【Vivado那些事儿】Vivado介绍

QuickStartCreateProjectOpenProjectOpenExampleProjectBaseMicroBlazeBaseZynqBFTCPU(HDL)CPU(Synthesized)Wavegen(HDL)TasksManageIPOpenHardwareManagerXilinxTclStoreLearningCen

Smart_Devil·2023-01-31 01:49

Xilinx MicroBlaze系列教程（适用于ISE和Vivado开发环境）

本文是XilinxMicroBlaze系列教程的第0篇文章。

whik1194·2023-01-31 01:41

XILINX FPGA K7配置启动流程

1.在配置过程中，7系芯片需要的电压有，Vcco0，Vccaux，Vccbram和Vccint。所有的Jtag配置引脚在一个独立的专用bank上，使用的电源也是专用电源Vcco0。多功能pin在14和15bank。bank0，14和15上的专用输入输出引脚使用Vcco0，Vcco14，Vcco15的LVCMOS电平，电平需要匹配，输出引脚使用12mA，fastslewrate。上电过程中，Vcci

千帆过尽xf·2023-01-30 19:44

基于 UltraScale+ MPSoCs XCZU3CG的双目视觉开发平台

基于UltraScale+MPSoCsXCZU3CG的双目视觉开发平台基于XILINXZynqUltraScale+MPSoCs开发平台的开发板（型号：AXU3CG）2019款正式发布了，为了让您对此开发平台可以快速了解

hexiaoyan827·2023-01-30 07:49

基于zynq7100的OV5640摄像头照相机实验，提供工程源码和技术支持

FATFS配置5.sd卡文件系统FATFS读写测试6.OV5640摄像头显示测试7.OV5640摄像头循环拍照测试8.OV5640摄像头按键拍照测试9.上板调试10.福利领取1.设计架构设计框图如下：采用Xilinx

9527华安·2023-01-24 15:02

xilinx ZYNQ 7000 AXI GPIO

.0AXIGPIO第一部分PS和PL之间的通讯有一个接口称为AXI。AXI总线具体的内容这边不去深究，可以理解为一种特殊协议的通讯方式。AXIGPIO是什么意思？PL是FPGA它可以做成任何你想要的东西，做一个GPIO外设当然是可以的。如上图所示，假设我们用FPGA设计了一个GPIO外设，它可以通过引脚进行电平的输入和输出。这个时候PS端的APU需要使用GPIO，通常就是GPIO的读写操作。这个事

烹小鲜啊·2023-01-24 15:32

xilinx ZYNQ 7000 XADC 片上模拟转数字模块

上图所示，XADC属于PL部分的资源XADC是一种硬逻辑实现，位于PL功率域。PS-xadc接口是PS的一部分，可以被PSAPU访问，而不需要对PL进行编程。PL必须上电才能配置PS-XADC接口、使用PL-jtag或DRP接口以及操作XADC。上面的机构图能够很清楚的表达XADC的互联结构和接口。PS有两个接口可以访问XADC，一个是CPU通过APBARM的高速外设总线访问PS-XADC接口通过

烹小鲜啊·2023-01-24 15:32

Xilinx FPGA电源设计与注意事项

1引言随着半导体和芯片技术的飞速发展，现在的FPGA集成了越来越多的可配置逻辑资源、各种各样的外部总线接口以及丰富的内部RAM资源，使其在国防、医疗、消费电子等领域得到了越来越广泛的应用。当采用FPGA进行设计电路时，大多数FPGA对上电的电源排序和上电时间是有要求的，所以电源排序是需要考虑的一个重要的方面。通常情况下，FPGA供应商都规定了电源排序、上电时间的要求。因为一个FPGA所需要的电源轨

明德杨·2023-01-24 15:32

Xilinx ZYNQ 7000 AXI GPIO 读写/中断

打开SDK后，创建官方例程打开官方例程后，会发现这个AXIGPIO设置和PSMIO/EMIO一模一样intmain(void){intStatus;volatileintDelay;/*InitializetheGPIOdriver*/Status=XGpio_Initialize(&Gpio,GPIO_EXAMPLE_DEVICE_ID);if(Status!=XST_SUCCESS){xil_

烹小鲜啊·2023-01-24 15:02

基于Xilinx ZYNQ和7 Serises FPGA的MIPI DPHY 接口实现分享

作者：Hello，Panda这次分享一个在XilinxFPGA实现MIPIDPHY接口的案例（包括CIS协议层）。

_Hello_Panda_·2023-01-24 15:02

XILINX FPGA OV5640 摄像头驱动(一)

影像行业是一个值得深耕的方向，废话不多说先看输入和输出输入是光照，输出是光照的数字信号imagearea：说的是感光矩阵，CMOS图像传感器的最核心部分，接收光照产生电信号的部分。决定了图像质量的好坏矩阵就会行列，就会有行列相关的控制部分。colcmn、romAMP：是一个放大器，放大来自感光矩阵的模拟信号。感光矩阵的信号是模拟的所以也会同比例的放大噪声信号。AMP是一把双刃剑，放大的信号的同时会

烹小鲜啊·2023-01-24 15:01

ZYNQ学习之路15.基于SDSoC的开发环境应用介绍

本节开始学习Xilinx另一个很牛逼的软件工具SDSoC,它到底有多强，在学习使用之前读者还是有必要了解一些该软件的功能以及使用它开发的优势。此文为转载其他新闻/博客内容！

亦梦云烟·2023-01-22 13:13

XAPP1167(v2.0)2013.8.27－Accelerating OpenCV Applications with Zynq-7000 All Programmable SoC翻译

整理自：http://xilinx.eetrend.com/files-eetrend-xilinx/download/201401/6326-10718-xapp1167.pdfAcc

dengshuai_super·2023-01-22 13:41

linux设备树详解

linux系统的设备平台所必须文件，然国内相关技术文档严重不足，本文是国外技术专栏的翻译，原文链接：http://xillybus.com/tutorials/device-tree-zynq-1本教程是针对Xilinx'Zynq

yukonjian·2023-01-20 13:51

Xilinx 7系列FPGA之Spartan-7产品简介

该系列采用TSMC（台积电）的28nmHPL工艺制造，将小尺寸架构的Xilinx7系列FPGA的广泛功能和符合RoHS标准的封装结合在一起，成为7系列家族产品中最优化的连接解决方案。

孤独的单刀·2023-01-19 16:52

Xilinx 7系列FPGA数据手册：概述--中文版

Xilinx®7系列FPGA包括四个FPGA家族，可满足完整范围的系统需求，从低成本、小尺寸、成本敏感、高容量应用到超高端连接带宽、逻辑容量和信号处理能力，适用于最苛刻的高性能应用。

流年過客·2023-01-19 16:51

3，xilinx 7系列FPGA理论篇——7系列FPGA简介

xilinx公司的7系列FPGA根据不同客户的应用需求，分为4个子系列，即Spartan7系列、Artix7系列、Kintex7系列以及Virtex7系列。

fpga_start·2023-01-19 16:21

Xilinx 7系列FPGA之Artix-7产品简介

Xilinx®Artix®-7系列FPGA重新定义了成本敏感型解决方案，功耗比上一

孤独的单刀·2023-01-19 16:20

matlab里hls图像,Vivado HLS学习笔记（四）利用FPGA进行简单的图像处理

参考资料：xilinx大学计划实验平台：ZYBO开发板本次实验要做的是一个基于FPGA的简单图像处理程序，共实现两个功能：1.输出一个灰度图像的直方图。

陆士喜·2023-01-19 09:24

使用Vivado HLS进行图像处理的一些个人总结

二、入门HLS1.如何学习HLS2.如何编写HLS三、用HLS处理图像1.HLS主函数的编写2.testbench编写3.HLS优化总结前言本人本科毕业设计是使用Xilinx公司的HLS对图像进行处理，

Sillicui·2023-01-19 09:23

【更新中21/31】NTIRE 2022 ESR(efficient super-resolution) 方案与结果

ByteESRNJU_JetNEESRXPixelNJUSTESRHiImageTeamrainbowSuperMegSRVMCLTaobaoBilibiliAINKU-ESRNJUSTRESTORARIONTOVBUAlpanxilinxSRcipher

明天一定早睡早起·2023-01-19 07:26

vfifo控制mig_基于OV5640的FPGA-DDR HDMI显示

1.1Xilinx平台DDR3控制器使用这部分主要是使用Vivado中MIGIP核的使用，网上有很多参考例程，这里就不过多描述了，主要说明及使用，详见文末附件。

weixin_39675289·2023-01-17 08:19

FPGA实现UDP传输视频，提供2套verilog工程源码和接收显示上位机程序

，只要有UDP收发模块，那么实现UDP传输就只剩下数据组包的事项了；之前我写过一篇文章介绍过FPGA实现UDP协议的文章FPGA实现UDP协议后来发现有封装了这个代码的UDP协议栈网表文件，然后添加了Xilinx

9527华安·2023-01-17 08:48

【xilinx xfopencv】Vivado_HLS_ov5640_threshold_hdmi（图像二值化）第一部分

文章目录写在前面目的介绍OpenCv二值化函数thresholdXilinxxfopencvthreshold函数otsuthreshold函数工具一、创建项目二、步骤测试threshold函数1.添加示例代码

晚熟的人_杜小杜·2023-01-17 08:46

【xilinx xfopencv】Vivado_HLS_ov5640_rgb2gray_hdmi 第二部分

文章目录写在前面目的工具一、创建项目二、步骤1.添加IP核及路径2.CreateBlockDesign3.添加IP核及配置IP核4.LaunchSDK5.代码6.RunConfigurations7.结果总结写在前面本人是参考赛灵思官方文档、正点原子教程和网上相关内容，所有参考、转载会标明出处，希望文章对大家有所帮助，感谢各位！本文章参考了正点原子《启明星ZYNQ之嵌入式开发指南V1.2.3》。目

晚熟的人_杜小杜·2023-01-17 08:46

【xilinx xfopencv】Vivado_HLS_ov5640_threshold_hdmi（图像二值化）第二部分

写在前面本人是参考赛灵思官方文档核例程、网上相关教程和内容，所有参考、转载会标明出处，希望文章对大家有所帮助，感谢各位！创建项目、添加示例代码和ProjectSettings等操作请参考本人其他文章，链接：https://blog.csdn.net/m0_49474265/article/details/123759085使用到AXI，需要修改xf_headers.h和xf_config_para

晚熟的人_杜小杜·2023-01-17 08:46

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