xilinx；

Xilinx 7series XADC使用

在Xilinx系列的FPGA中，Artix-7，Kintex-7，Virtex-7，包括ZYNQ7000，都包含一个内置的XADC，我们可以通过这个内置的XADC，来进行一些精度不高的电压采集。
伯纳乌的至尊玉·2023-08-02 14:02

Xilinx FPGA时钟及I/O接口规划（一）

引言：从本文开始，我们介绍XilinxFPGA时钟及I/O接口规划设计。
FPGA技术实战·2023-08-02 14:01

FPGA Vivado XDC 约束文件编写方式语法笔记

参考手册:UG625：https://china.xilinx.com/support/documentation/sw_manuals/xilinx14_7/cgd.pdfUG903：https://
时空默契·2023-08-02 13:28

Xilinx FPGA电源设计与注意事项

1引言随着半导体和芯片技术的飞速发展，现在的FPGA集成了越来越多的可配置逻辑资源、各种各样的外部总线接口以及丰富的内部RAM资源，使其在国防、医疗、消费电子等领域得到了越来越广泛的应用。当采用FPGA进行设计电路时，大多数FPGA对上电的电源排序和上电时间是有要求的，所以电源排序是需要考虑的一个重要的方面。通常情况下，FPGA供应商都规定了电源排序、上电时间的要求。因为一个FPGA所需要的电源轨
MDYFPGA·2023-08-02 13:27

Zynq PS无法读取SD卡（TF卡）异常分析及如何读写SD卡

最近我正在进行一个Zynq项目，我使用了XilinxSDK自带的系统库函数来读取SD卡中的配置信息。然而，一直读取异常。
王小波门下走狗·2023-08-01 21:51

Xilinx UltraScale+ 应用板卡 XCVU13P 及VUP芯片渠道

XilinxUltraScale+XCVU13P原型验证平台转自:微信公众号FPGA渠道及方案一站式服务商我们是一家FPGA渠道商+方案商,致力于打造高互信度的FPGA交易链,为客户提供全面服务,在芯片供应上
逍遥生....·2023-08-01 02:48

ubuntu下vivado 2018.2安装及启动教程

安装之前查一下支持安装的操作系统环境）1、安装包下载链接：VivadoHLx2018.2:AllOSinstallerSingle-FileDownload下载完成后使用tar-zxvf命令解压文件，进入～/xilinx
codelxy·2023-07-30 19:45

搭建ZYNQ内核

姓名：刘保阔学号：19021210887【嵌牛导读】赛灵思公司（Xilinx）推出的行业第一个可扩展处理平台Zynq系列。
RossFreeman·2023-07-30 10:59

RAM-based Shift Register problem in Vivado 2014.4

SignInLanguageToggleShoppingCartAllAPPLICATIONSPRODUCTSDEVELOPERZONESUPPORTABOUTSystemLogicGoToCommunityCategoryBoardUsersRegister·SignIn·HelpCommunityForums:XilinxProducts
xuexiaokkk·2023-07-28 15:45

XILINX 7系列FPGA Dedicated Configuration Bank功能详解

  《XilinxFPGA开发指南》目录1，概述2，功能详解2.1，DXP_0与DXN_02.2，VCCBATT_02.3，INIT_B_02.4，M0_0，M1_0，M2_02.5，TDI,TDO,TMS
月小妖·2023-07-28 05:22

Xilinx AXI VIP使用教程

  AXI接口虽然经常使用，很多同学可能并不清楚Vivado里面也集成了AXI的VerificationIP，可以当做AXI的master、passthrough和slave，本次内容我们看下AXIVIP当作master时如何使用。  新建Vivado工程，并新建blockdesign，命名为：axi_demo新建axivip，参数设置如下，第一个参数设置为Master，其他都保持默认，当然如果可
张海军2013·2023-07-27 14:44

深亚微米FPGA结构与CAD设计

布线结构XilinxFPGA——岛型结构（逻辑单元块周围环绕布线资源）。CAD工具解决综合，布局，布线问题。综合HDL->基本门级网表->逻辑优化->查找表网表->打包成逻辑单元块->逻辑单元
小天才dhsb·2023-07-27 14:43

信迈TI OMAP-L138（定点/浮点DSP C674x+ARM9） + Xilinx Spartan-6 FPGA开发板规格书

1评估板简介基于TIOMAP-L138（定点/浮点DSPC674x+ARM9）+XilinxSpartan-6FPGA处理器；OMAP-L138FPGA通过uPP、EMIFA、I2C总线连接，通信速度可高达
深圳信迈科技DSP+ARM+FPGA·2023-07-27 09:23

基于FPGA实现OSD功能

FPGA实现OSD功能需要7系列平台，以及VDMA、OSD等Xilinx公司的IP使用（本功能工程采用Vivado2017.4平台）。
Eidolon_li·2023-07-26 20:51

ZYNQ进阶之路1--PL流水灯设计

xilinxZYNQ-7000系列芯片将处理器的软件可编程能力与FPGA的硬件可编程能力实现了完美结合，有低功耗和低成本等系统优势，可以实现无与伦比的系统性能、灵活性和可扩
鹏哥DIY·2023-07-26 18:14

FPGA+EMMC 8通道存储小板

FPGA采用XILINX公司A7100作为主芯片AD采用AD7606及一款陀螺仪传感器，可以实时存储到EMMC，系统分为采集模式及回放模式通过232接口对工作模式进行配置，采样率可以动态配置回放采用W5100S
FPGA_Linuxer·2023-07-25 12:41

ZYNQ-7000概述

摘要Xilinx推出的ZYNQ-7000被称为全可编程片上系统（SOC），它由FPGA与ARM组合构成，硬件可编程，软件也可编程，在众多应用场合有一定优势。
徐晓康的博客·2023-07-25 00:10

Zynq中的AXI总线协议

1AXI总线是什么AXI(AdvancedeXtensibleInterface)是一种总线协议，该协议并非Xilinx公司提出的，而是ARM公司提出的AMBA（AdvancedMicrocontrollerBusArchitecture
big-moon·2023-07-25 00:10

Zynq AXI总线

12.2AXI总线与ZYNQ的关系AXI（AdvancedeXtensibleInterface）本是由ARM公司提出的一种总线协议，Xilinx从6系列的FPGA开始对AXI总线提供支持，此时A
stone_zzuli·2023-07-25 00:09

xilinx zynq7000系列 sdio时钟超频详解

系统时钟概述zynq7000的时钟系统很简单，首先是PS_CLK输入时钟，这是外部33.33333Mhz晶振时钟，直接输入到三路PLL(锁相环)，分别是ARMPLL、I/OPLL、DDRPLL；ARMPLL给CPU核心、SCU(用来管理多核通信)、OCM、AXI总线提供时钟；I/OPLL给各类外设包括SDIO、USB、Ethernet等提供时钟；DDRPLL仅用来给DDR2/3提供时钟；而在每一路
雪狐JXH·2023-07-25 00:38

XILINX ZYNQ 7000 AXI总线 (三) AXI GPIO

一步一步来搭建一下AXIGPIO创建ZYNQ后先来看下各个接口的含义1.M_AXI_GP0_ACKL和M_AXI_GP0ZYNQ的PS部分是有一个GP接口，32Bit的AXImaster接口，默认是打开的，如果双击绿框可以看到是打开的M_AXI_GP0就是AXI的主机接口，M_AXI_GP0_ACKL是主机接口的时钟。2.FCLK_CLK0这个信号在上图中可以看到，PS-PL有4路时钟，点击绿框跳
烹小鲜啊·2023-07-25 00:37

XILINX ZYNQ 7000 AXI总线 (一)

AXI总线是ARM公司定义的一种总线结构，属于AMBA协议的一部分。AMBA协议视乎很陌生，但是在MCU的开发中我们一定接触过AHB，APB总线。AHB和APB总线都是属于AMBA协议，AXI也是AMBA协议的一部分。AMBA是高级微处理器总线架构的缩写。一.AXI总线概览总线的本质是用于信息通用线路。AXI是分主机和从机的，它的连接方式如下所示AXI其中的I指的是接口，AdvancedeXten
烹小鲜啊·2023-07-25 00:37

XILINX ZYNQ 7000 BOOT

参考UG585内容下面这张图是ZYNQ启动的关键流程1.POR表示硬件复位，不关心Power-up也就是说冷热启动都行。Nor-POR就是非POR复位，有点软件应用复位的意思。2.POR复位会复位所有寄存器。并且采集HardWarebootpin的状态。这点很关键，3.是否使用PLL如何是就会把外部时钟输入到PLL进行倍频，获得比外部时钟更高跟稳定的CLK。4.执行BootROM，它是在ZYNQ芯
烹小鲜啊·2023-07-25 00:07

XILINX ZYNQ 7000 AXI总线 (二)

一.创建一个IP3.4.5.6.选择AXIFULL，创界主接口和从接口7.8.可以看到XILINXAXIFULL的源代码二.创建一个新的工程，把IP导入到这个工程2.创建blockdesign放入两个AXIIP
烹小鲜啊·2023-07-25 00:05

【Python】用Python将图片转换成Vivado Rom初始化coe文件

1.介绍使用XIlinx开发平台Vivado玩FPGA时，需要将一种图片转换成.coe文件用于初始化RomIP。本文用Python编写一个脚本实现图片转换成VivadoRom初始化coe文件。
大蜗牛爬爬·2023-07-24 08:57

platform总线框架+FramBuffer设备驱动框架模板

4.14.0基于设备树#include#include#include#include#include#include#include#include#include#include#include"xilinx_vtc.h
蒋楼丶·2023-07-19 12:12

xilinx DMA中断不响应

本人习惯使用ADI公司开源的DMAIP核，最近有个项目使用ADI的ip将数据从PS发往PL时有点问题，发现PS的数据有时不更新，暂时没找到问题的原因，所以寻思直接采用xilinx的IP，但是使用之初发现无法实现数据搬移
FPGA_Linuxer·2023-07-19 06:57

Verilog基础之十七、锁相环PLL

以赛灵思7系列的器件为例，在之前的文章Xilinx之7系列时钟资源与时钟架构中，第三节时钟管
知识充实人生·2023-07-18 19:31

基于SPARTAN6的保密之DNA

设备DNAXilinx每一个F
Eidolon_li·2023-07-18 18:22

Versal ACAP在线升级之Boot Image格式

1、简介XilinxFPGA、SOC器件和自适应计算加速平台（ACAPs）通常由多个硬件和软件二进制文件组成，用于启动这些设备后按照预期设计进行工作。
扣脑壳的FPGAer·2023-07-18 16:18

ThunderScope开源示波器

前端很简洁，BUF802+LMH6518，ADC是HMCAD1511，用XilinxA7FPGA进行控制，数据通过PCIE总线传输到上位机处理。目前这个项目已经被挂到了Xilinx官网，强。
leida_wt·2023-07-18 02:36

FPGA软核调试方法

SDK工程生成的elf文件(Release编译模式)hdf目录：存放fpga工程师提供的的hdf文件prj目录：工程目录(包含SDK工程源码)doc目录：文档目录基于2018.2版本SDK建立工程打开XilinxSDK
缥缈孤鸿_jason·2023-07-17 15:55

【工程师分享】使用Xilinx PetaLinux ARM64 SDK，交叉编译第三方软件

作者：HankFu，文章来源：博客园01介绍以前为ARM64编译软件包，直接在Makefile里指定交叉编译器、sysroot的路径，就能成功编译。02问题最近编译一个使用CMake的软件包，按照使用cmake进行交叉编译的说明，在CMakeLists.txt添加下面的内容后，仍然不能成功编译。set(CMAKE_SYSTEM_NAMELinux)set(TOOLCHAIN_PATH/opt/Xi
Hack电子·2023-07-17 15:25

Xilinx FPGA----ISE软件使用

项目需求更换了XC6SLX9-3TQG144C，Spartan6系列FPGA，需要使用ISE开发环境，我使用的是ISE14.7版本。一、新建工程点击Finish新建工程完成。二、给工程添加文件新建文件后，添加点亮LED灯代码如下：moduleflow_led(inputsys_clk,//系统时钟//inputsys_rst_n,//系统复位，低电平有效outputregled//4个LED灯);
仲南音·2023-07-17 10:14

使用Quartus将用户模块封装成网表文件：Quartus17.0及之前版本.qxp文件、Quartus17.1及之后版本.qdb文件（上）

前面一篇文章介绍了XilinxFPGA平台下如何封装用户的源代码，形成网表文件的操作教程，具体见：使用Vivado将包含XilinxIP的用户模块封装成网表文件（也适用不包含XilinxIP的用户模块）
AI浪潮下FPGA从业者·2023-07-16 09:51

【USRP X410】LabVIEW参考架构软件，用于使用Ettus USRP X410对无线系统进行原型验证

它还包含XilinxZynqUl
乌恩大侠·2023-07-16 06:46

【FPGA】Verilog：时序电路 | 触发器电路 | 上升沿触发 | 同步置位 | 异步置位

前言：本章内容主要是演示Vivado下利用Verilog语言进行电路设计、仿真、综合和下载示例：触发器电路功能特性：采用XilinxArtix-7XC7A35T芯片配置方式：USB-JTAG/SPIFlash
流继承·2023-07-15 21:33

microblaze生成download.bit 报错：Program FPGA failed Reason： couldn‘t open......

报错信息：couldn’topen“E:/Xilinx_Project/……/……/…….sdk/top_wrapper_hw_platform_0/download.bit”:nosuchfileordirectory
RyanLee90·2023-07-15 16:07

CubeMX+Eclipse+Jlink STM32开发环境搭建

  Eclipse还是我用得最多的IDE，不管是CCS还是Xilinx的SDK，都是Eclipse的开发环境。所以最近准备做STM32相关的开发时，也准备用Eclipse。
小裘HUST·2023-07-15 14:26

【NI USRP】 USRP 硬件资源和性能是怎么样的呢？是如何构成的呢

B系列型号频段最大带宽通道FPGAADI芯片B200mini70MHZ-6GHZ56MHz1X1XilinxSpartan-6XC6SLX150AD9364B200mini-i70MHZ-6GHZ56MHz1X1XilinxSpartan
乌恩大侠·2023-07-15 14:49

FPGA系列：ZCU102开发板上的第一个工程（MIG控制器）

该工程是XILINX官网上提供的一个例程。刚拿到ZCU102时没有拿到资源，自行在官网上查找有关资料进行学习，发现官网有提供例程便从这里开始熟悉我的新板子。
哈德维尔·2023-07-15 11:40

【原创】Xilinx_7Series_MIG控制器驱动DDR3

一、项目说明：平台：XC7K325T板卡DDR3：两片MT41J256M16TW-107，共1GB，数据总线32bit环境：Vivado2019.2IP：MemoryInterfaceGenerator(MIG7Series)官方手册：ug586(7SeriesDevicesMemoryInterfaceSolutionsv4.2)二、DDR3型号及原理本实验使用了两片镁光的MT41J256M16
锤王马加爵·2023-07-15 11:06

DDR3 控制器 MIG IP 详解完整版 （native&VIVADO&Verilog）

文章目录前言一、MIGIP核的配置二、MIG交互的接口三、常用IP例化值四、小实验传图前言本节主要是介绍XilinxDDR控制器IP的创建流程、IP用户使用接口native协议介绍和IP对应的ExampleDesign
C.V-Pupil·2023-07-15 11:32

Xilinx XDMA 上位机应用程序控制逻辑

XilinxXDMApcie上位机应用程序控制逻辑1.驱动安装的参数关于驱动的编译和安装这里就不多讲了，无非就是make和insmod。
疯狂的蕉尼基·2023-07-15 05:31

xilinx xdma PCIe中断bug

xilinxxdmaPCIe中断存在bug。bug1：此中断虽然是msi或者msx中断，但是不中断cpu。bug2：此中断不是边沿中断，而是电平中断，在驱动层需要不断地轮训查询中断事件。
qq_35318223·2023-07-15 05:01

XDMA IP学习

参考：xilinxxdmaipcore官方手册PG195一XDMAIP概述Xilinx®DMA/BridgeSubsystemforPCIExpress®(PCIe®)（XDMA）是Xilinx公司2017
搬砖的MATTI·2023-07-15 05:26

基于FPGA的DDS在Gowin和combat开发板的实现

前言在全球市场中，Xilinx、Altera两大公司对FPGA的技术与市场占据绝对垄断地位。两家公司占有将近90%市场份额，专利达6000余项之多，而且这种垄断仍在加强。
ю.·2023-07-14 17:38

获取Xilinx FPGA芯片IDCODE的4种方法（支持任何FPGA型号）

文章目录方式1：官方文档方式2：一个头文件方式3：BSDL文件方法4：芯片IDCODE在线搜索网站XilinxFPGA部分型号IDCODE汇总方式1：官方文档对于常用的Spartan-6系列可以在UG380
whik1194·2023-07-14 05:16

MicroBlaze系列教程（10）：AXI_HWICAP的使用

文章目录@[toc]1.AXIHWICAP简介2.MicroBlaze硬件配置3.常用函数4.使用示例1：读取IDCODE5.使用示例2：从指定地址重新配置6.参考资料本文是XilinxMicroBlaze
whik1194·2023-07-14 05:46

JLink配合OpenOCD实现Xilinx FPGA程序下载

的连接4.JLink驱动更新5.bit文件下载6.bin文件固化7.自定义TCL脚本8.参考资料9.总结最近查资料时偶然了解到JLink调试器，配合OpenOCD，可以对FPGA进行程序下载，包括但不限于Xilinx
whik1194·2023-07-14 05:11
上一页 14 15 16 17 18 19 20 21 下一页
按字母分类： ABCDEFGHIJKLMNOPQRSTUVWXYZ其他