xilinx；第17页

Xilinx ZYNQ Ultrascale+ 性能测试之 PL/PS PCIe Root Port NVMe

XilinxZYNQUltrascale+PL/PSPCIeRootPortNVMe性能测试XilinxMPSOCNVMeM.2盘PL8GPCIex4PS5GPCIex2PL8GPCIex1PL2.5GPCIex1PS2.5GPCIex1PS5GPCIex1

justdemo·2023-08-25 03:29

Xilinx FPGA RAM存储资源verilog可综合描述方法

对于XilinxFPGA器件，片内存储资源分为块存储BlockRAM和分布式存储DistributedRAM。BlockRAM为硬核，不会占用触发器FF和查找表LUT这类逻辑资源。

MmikerR·2023-08-24 19:27

PL端案例开发手册

工程编译、程序加载方法1.1工程编译1.2程序加载2led-flash2.1案例说明2.2操作说明2.3关键代码更多帮助前言本文主要介绍PL端案例的使用说明，适用开发环境：Windows7/1064bit、XilinxUnified2022.2

Tronlong创龙·2023-08-24 19:57

XC7Z030-1FBG484I介绍

产品：XC7Z030-1FBG484I品牌:XILINX型号:XC2VP7-6FG456I电源电压:原厂标准电压频率:原厂标准频率用途:军工功率:原厂标准功率特色服务:XILINX，ALTERA优质供应商了解更多请点击

QUEQUE123·2023-08-23 02:47

加速计算卡学习资料第412篇：基于单XCVU9P+双DSP C6678的双FMC接口 100G光纤传输加速计算卡

基于单XCVU9P+双DSPC6678的双FMC接口100G光纤传输加速计算卡一、板卡概述板卡包括一片XilinxFPGAXCVU9P,两片TI多核DSPTMS320C6678及其控制管理芯片CFPGA

hexiaoyan827·2023-08-22 14:21

基于VU9P+C6678 的 4 路 FMC 接口基带信号处理板（支持 8 路 1G 瞬时带宽 AD+DA）

TES642是一款基于VirtexUltraScale+系列FPGA+C6678DSP的基带信号处理平台，该平台采用1片TI的KeyStone系列多核DSPTMS320C6678作为浮点算法处理单元，采用2片Xilinx

F_white·2023-08-22 14:18

Window10安装ISE14.7闪退

简介相信对于做FPGA的同行来说，逃不过Xilinx公司的芯片，而Xilinx公司的芯片又逃不过Spartan6系列，无论Xilinx怎么去强推7系列产品，Spartan6还是有大把的人在用（成本问题）

Eidolon_li·2023-08-21 21:35

FPGA设计进阶1--XilineFPGA结构(UltraScale)

Reference:xilinxFPGA权威设计指南1.UltraScale结构特点UltraScale结构能从20nm平面的FET结构扩展到16nm鳍式的FET晶体管，甚至更高的技术，同时还能够从单芯片扩展到

被选召的孩子·2023-08-21 12:16

FPGA原理与结构——可配置逻辑块CLB（Configurable Logic Block）

一、什么是CLB1、CLB简介可配置逻辑块CLB（ConfigurableLogicBlock）是xilinx系类FPGA的基本逻辑单元（在各系列中CLB可能有所不同，以下我们主要讨论Xilinx7系类

apple_ttt·2023-08-21 07:41

Xilinx AXI VIP使用教程

FPGA硅农·2023-08-20 18:33

project management in git

摘录自xilinx社区，自用。

喝咖啡睡不着·2023-08-18 02:02

XILINX Ultrascale+ FPGA学习——问题总结

FIFO无法读出数据FIFOIP核读出数据乱了，或者读不出数据1、检查读写时钟，读写时钟一定要是周期变化的信号。2、检查读写使能信号是否正确。3、检查复位信号RST，是否与写时钟信号同步，不同步需要拍2拍进行同步。如果时钟信号和使能信号都没有问题，那么问题一般出在RST信号上。生成BD文件的时候报错ERROR:[Common17-161]Invalidoptionvalue''specifiedf

棘。。背凉·2023-08-17 07:26

[转载] Xilinx FPGA上电初始化，复位及寄存器初始值

XilinxFPGA上电初始化，复位及寄存器初始值FPGA内部寄存器的上电初值是什么?

ShareWow丶·2023-08-16 18:46

Xilinx DDR3学习总结——1、MIG核设置

提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档XilinxDDR3学习总结——1、MIG核设置前言开发板DDR信息MIG设置前言话说之前从来没有使用过DDR，工作中的项目都是流式处理的

十年老鸟·2023-08-13 22:22

Xilinx DDR3 —— MIG IP核的原理（APP接口）

DDR3SDRAM（Double-Data-RateThreeSynchronousDynamicRandomAccessMemory）是DDRSDRAM的第三代产品，DDRSDRAM的最大特点是双沿触发，即在时钟的上升沿和下降沿都能进行数据采集和发送，同样的工作时钟，DDRSDRAM的读写速度可以比传统的SDRAM快一倍。以下为MIGIP核结构框图。MIGIP核对外分出了两组接口。左侧是用户接口

XPii·2023-08-13 07:08

Xilinx DDR3学习总结——2、MIG exmaple直接上板

提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档XilinxDDR3学习总结——2、MIGexmaple直接上板查看初始化状态前言修改内容上板前言上一篇，我们生成了一个example，example

十年老鸟·2023-08-13 07:36

E7—使用IBERT IP对QSFP+通信链路眼图测试2023-08-11

1.场景通常在使用光纤接GT收发器进行通信之前，要测试信号质量以确认硬件链路工作正常，xilinx提供了IBERT（IntegratedBitErrorRatioTester）进行高速串行通信接口的测试和调试

晓晓暮雨潇潇·2023-08-12 11:59

FPGA芯片介绍

3）FPGA芯片介绍3.1XilinxFPGA芯片介绍其产品包括如下几

宁静致远future·2023-08-11 14:32

[FPGA开发]解决正点原子Xilinx下载器无法下载、灯不亮的问题

问题描述使用正点原子的Xilinx下载器下载时，电脑无法识别下载器，Vivado无法识别开发版。问题解决1.检查XIlinx下载器的灯是否亮起。

Archer-·2023-08-11 11:05

Zynq-7010/7020异构多核SoC工业核心板硬件说明书

测试板卡是一款基于XilinxZynq-7000系列XC7Z010/XC7Z020高性能低功耗处理器设计的异构多核SoC工业级核心板，处理器集成PS端双核ARMCortex-A9+PL端Artix-7架构

Tronlong创龙·2023-08-10 10:28

基于Xilinx Zynq-7010/7020的双核ARM通信开发实例

本文基于XilinxZynq-7010/7020平台进行案例测试。图2echo_test案例案例功能案例功能：C

Tronlong创龙·2023-08-10 10:27

基于Xilinx Zynq-7020/7010实现的双系统解决方案，低延时、低功耗，OpenAMP，ARM+FPGA

为了满足日益复杂的系统要求，基于XilinxZynq-7020/7010实现的双系统解决方案。XilinxZynq-7020/7010是一款集成双核ARMCortex-A9+Arti

Tronlong创龙·2023-08-10 10:27

创龙科技Zynq-7010/20工业开发板（双核ARM Cortex-A9+A7）-性能及参数资料

评估板简介创龙科技TLZ7x-EasyEVM-S是一款基于XilinxZynq-7000系列XC7Z010/XC7Z020高性能低功耗处理器设计的异构多核SoC评估板，处理器集成PS端双核ARMCortex-A9

Tronlong创龙·2023-08-10 10:57

创龙科技Zynq-7010/7020异构多核SoC工业级核心板-性能及参数资料

核心板简介创龙科技SOM-TLZ7x-S是一款基于XilinxZynq-7000系列XC7Z010/XC7Z020高性能低功耗处理器设计的异构多核SoC工业级核心板，处理器集成PS端双核ARMCortex-A9

Tronlong创龙·2023-08-10 10:56

嵌入式硬件开发学习教程——基于Zynq-7010/7020 Xilinx Vivado HLS案例（流程说明）

前言本文主要介绍HLS案例的使用说明，适用开发环境：Windows7/1064bit、XilinxVivado2017.4、XilinxVivadoHLS2017.4、XilinxSDK2017.4。

Tronlong创龙·2023-08-10 10:56

Xilinx Kintex-7视频案例开发｜SDI视频输入和SDI视频输出案例

XilinxKintex-7视频案例开发｜SDI视频输入/输出案例本文基于创龙科技TLK7-EVM评估板进行SDI视频输入/输出案例演示。

Tronlong创龙·2023-08-10 10:25

如何在IP Integrator中使用HLS IP

本文是一个复杂的FFT数据块的设计，介绍如何设计HLSIP，并且在IPIntegrator中使用它来作一个设计——这里生成两个HLSblocks的IP，并且在一个FFT（XilinxIP）的设计中使用他们

钱小波·2023-08-09 05:10

xilinx常用buf

xilinx常用bufIBUFDSIBUFDS_GTE2OBUFDSBUFGBUFG_GTIOBUFIBUFDS_GTE3/4IBUFDS差分输入buf，若DIFF_TERM设为TRUE，内部设置100

火眼金睛实现统一美·2023-08-08 16:19

FPGA纯verilog代码实现H264视频压缩提供工程源码和技术支持

视频压缩理论4、H264视频压缩-性能表现5、H264视频压缩-设计方案6、Vivado工程详解7、Vivado功能仿真8、福利：工程代码的获取1、前言H264视频压缩与解码在FPGA图传领域应用广泛，Xilinx

9527华安·2023-08-08 14:14

FPGA纯verilog代码实现H265视频压缩支持4K30帧分辨率提供工程源码和技术支持

视频压缩--设计方案6、H265--视频压缩--时序7、Vivado工程详解8、移植上板应用9、Vivado功能仿真10、福利：工程代码的获取1、前言H265视频压缩与解码在FPGA图传领域应用广泛，Xilinx

9527华安·2023-08-08 14:14

FPGA纯verilog实现视频拼接，纯逻辑资源搭建，提供4套工程源码和技术支持

路视频拼接输出8.上板调试验证9.福利：工程源码获取1.本方案的实用价值FPGA实现视频拼接是FPGA在图像处理领域的基本应用，如果你的视频是AXIS流，且你的开发板是K7或者zynq之类的高端处理器，可以使用Xilinx

9527华安·2023-08-08 14:43

FPGA优质开源项目 – PCIE通信

Xilinx提供了XDMA的开源驱动程序，可在Windows系统或者Linux系统下使用，因此采用XDMAIP进行PCIE通信是比较简单直接的。

cjx_csdn·2023-08-07 09:39

Xilinx FIFO IP核的例化和使用（含代码实例）

Xilinx为我们提供的FIFOIP核是一种先进先出（FIFO）内存队列，例化后，开发人员可自定义宽度、深度、状态标志、内存类型和写入/读取端口纵横比。

Doreen Zou·2023-08-06 22:20

【Xilinx IP调用】FIFO IP 核介绍及用 Verilog 进行读写实验

目录FIFO简介FIFO分类FIFO信号解释实验任务实验框图创建工程添加IP并配置设计文件写FIFO模块读FIFO模块顶层模块管脚时钟约束验证功能写FIFO部分读FIFO部分FIFO简介FIFO的英文全称是FirstInFirstOut，即先进先出。FPGA使用的FIFO一般指的是对数据的存储具有先进先出特性的一个缓存器，常被用于数据的缓存，或者高速异步数据的交互也即所谓的跨时钟域信号传递，比如D

Linest-5·2023-08-06 22:19

FPGA----ZCU106更换DDR4解决方案（全网唯一）

1、好久没写文章了，本次给大家带来的是Xilinx带有DDR开发板的更换DRR的方案。

发光的沙子·2023-08-06 13:44

Xilinx A7开发板LVDS IO无输出问题解决方法

使用A7-35TFGG484的FPGA开发板bank16上的IO作为差分LVDS的输入输出，搭建输入输出测试工程发现LVDS可以输入、无法输出。查阅UG471，找到如下信息：手册中已经针对A7的LVDS做了明确的应用说明：（1）HPbank上的lvdsio，使用LVDS电平标准，作为输出使用时，bank电压必须为1.8V；作为输入使用时，必须使用内部差分端接，可通过打开原语中的属性DIFF_TER

扣脑壳的FPGAer·2023-08-05 11:41

国产GOWIN实现低成本实现CSI MIPI转换DVP

对于FPGA操作，大部分都是用xilinx的方案，xilinx方案成本太高，IP复杂。而用国产GOWIN已经实现了直接mipicsi解码，而且支持非连续的clk时钟功能。

加班猫·2023-08-05 04:01

EGO1—实现8选1的数据选择器74HC151

（必须）使用软件：Vivado开发板：EGO1采用XilinxArtix-7系列XC7A35T-1CSG324CFPGA74HC151151及其功能真值表代码实现1.verilog代码`timescale1ns

unique_ZRF·2023-08-04 16:18

FPGA — Vivado下ILA(逻辑分析仪)详细使用方法

使用软件：Vivado开发板：EGO1采用XilinxArtix-7系列XC7A35T-1CSG324CFPGA使用程序：按键案例ILA详细使用方法一、ILA简介二、ILA的使用方法方法1—使用IP核创建

unique_ZRF·2023-08-04 16:32

【FPGA】Verilog：模块化组合逻辑电路设计 | 半加器 | 全加器 | 串行加法器 | 子模块 | 主模块

前言：本章内容主要是演示Vivado下利用Verilog语言进行电路设计、仿真、综合和下载示例：加法器功能特性：采用XilinxArtix-7XC7A35T芯片配置方式：USB-JTAG/SPIFlash

流继承·2023-08-04 16:01

Xilinx SecureIP使用

最近用到xilinx公司的iserdese2ip，在xilinx安装目录下的unisims文件夹下有该IP的功能模型文件，用ncverilog仿真的时候提示找不到B_ISERDESE2模块，经查B_ISERDESE2

fanjicong·2023-08-03 19:13

Vivado仿真闪退的解决方法

参考：https://support.xilinx.com/s/question/0D52E00006hppetSAA/vivado20202%E8%87%AA%E5%B8%A6

woshigaowei5146·2023-08-03 19:14

Xilinx IP之FIFO读写位宽不同

下面简要介绍XilinxFIFOIP对于读写两端位宽不一致时的行为。来自文档PG057,详细了解可以去下载文档。

燕飞西山·2023-08-03 07:28

【ZYNQ】从入门到秃头08 FPGA片内异步FIFO读写测试实验

本章主要介绍利用XILINX提供的FIFOIP进行读写测

“逛丢一只鞋”·2023-08-03 07:57

xilinix DDR3 IP 使用

快速上手XilinxDDR3IP核----汇总篇（MIG）_孤独的单刀的博客-CSDN博客_ddrxilinx大牛文章，写的很详细

朝阳群众&热心市民·2023-08-03 07:25

python通过pcie读数据_PCIE_DMA实例一：xapp1052详细使用说明

于是我们上网找资料，发现了一个xilinx

weixin_39553156·2023-08-03 06:38

这篇文章让你轻松掌握xilinx 7系列FPGA配置技巧

本文旨在通过讲解不同模式的原理图连接方式，进而配置用到引脚的含义(手册上相关引脚含义有四、五页，通过本文理解基本上能够记住所有引脚含义以及使用场景)，熟悉xilinx7系列配置流程，以及设计原理图时需要注意的一些事项

电路_fpga·2023-08-02 20:41

RAM的多种例化和初始化方法

目录RAM的例化RAM的初始化IPCatalog例化的RAM的初始化自定义数组和XPMRAM的初始化初始化数据的可读性本文所述的内容均以使用Xilinx器件为前提，不需要进行修改，或者做出少量修改就可以在

小苍蝇别闹·2023-08-02 20:01

FPGA的硬件注意点

FPGA不是一个单纯的梳子逻辑芯片，内部也有一些模拟组件，比如Xilinx的DCM数字时钟管理组件、高档点的还有告诉串并转换器serdes，温度监控器等模拟器件，这些模拟器件对电源噪声要求很高，所以需要一个单独的稳定电源进行供电

weixin_41925897·2023-08-02 14:05

Xilinx 7系列FPGA config设计文档

xilinxFPGA由于掉电擦除的特性，需要每次上电加载配置文件，具体的配置路径有三种，通过jtag来进行下载，通过FLASH来下载，以及通过外部的处理器来下载（suchasamicroprocessor

DAI_Pengfei·2023-08-02 14:34

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