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基于fpga的图像处理之3x3_5x5算子模板设计

本文的思路框架：①本文采用支持3x3算子模块和5x5算子模块的生成，用于后一级别的算法输入②本例程中采用的FPGA设计技巧，可用于借鉴，一是generateif参数定义；二是调用xilinx和altera

小灰灰的FPGA·2023-06-14 12:07

Xilinx原语——IDDR与ODDR的使用（Ultrascale系列）

Xilinx原语——IDDR与ODDR的使用（Ultrascale系列）一、IDDR1.1OPPOSITE_EDGE1.2SAME_EDGE1.3SAME_EDGE_PIPELINED1.4三种模式异同二

锅巴不加盐·2023-06-14 00:13

1.FPGA基础知识

1.FPGA公司Xilinx(赛灵思)、Altera(阿尔特拉)、莱迪思(Lattice)、infineon(英飞凌)2.Altera公司FPGA系列MAX系列、Cyclone系列、Arria系列、Stratix

zk00·2023-06-13 03:20

利用Vitis开发基于ZCU106的神经网络加速器（一）——Vitis概述及XRT编译

前言毕设要用到Xilinx家的ZCU106这块板子，了解到最近Xilinx统一了Vivado，XilinxSDK，并集成了常用开源IP核，推出了Vitis统一软件平台，使我们不再需要关注底层的Verilog

GaleZhang·2023-06-12 11:50

基于ZCU106平台部署Vitis AI 1.2/2.5开发套件【Vivado+Vitis+Petalinux2020/2022】

VitisAI是Xilinx的开发平台，适用于在Xilinx硬件平台（包括边缘设备和Alveo卡）上进行人工智能算法推理部署。它由优化的IP、工具、库、模型和示例设计组成。

墨池有雨·2023-06-12 11:19

iOS开发：LLVM及Clang插件初探

目前LLVM已经被苹果iOS开发工具、XilinxVivado、Facebook、Google等各大公司采用。

__Null·2023-06-11 20:08

XC7VX690T-2FFG1761_PCIe 系列之三

XC7VX690T-2FFG1761_PCIe系列之三关键词：PCIEFPGAVirtex-7XC7VX690TXILINXDMA参考资料：UG475-7SeriesFPGAsPackagingandPinoutProductSpecificationsUserGuide

zhongxon·2023-06-11 16:21

多通道高通量实时处理单元详细方案设计报告

GPU单元选用NvidiaAGXOrin64G处理器，FPGA单元选用XilinxVirtex®-7系列FPGAXC7

zhongxon·2023-06-11 16:47

FPGA时序分析入门

跨时钟域处理方法总结--最终详尽版-love小酒窝-博客园亚稳态的产生机理、消除办法_明天20度的博客-CSDN博客_消除亚稳态数字IC设计——跨时钟域篇1（时钟域）_摆渡沧桑的博客-CSDN博客_数字电路跨时钟域XilinxFPGA

人胖如橘·2023-06-11 10:48

卷积神经网络（CNN）加速器ip设计—1.HLS代码解读

原作者项目：https://github.com/dhm2013724/yolov2_xilinx_fpga加速器整体结构上图是加速器中所有函数的调用关系，可以看到卷积层，池化层，重拍序层都采用乒乓方式

qq_31514061·2023-06-11 10:04

Xilinx PCIe实测速度

DMASubsystemforPCIExpress(Vivado2016.3)-PerformanceNumbers（AR#68049）[2].GettingtheBestPerformancewithXilinx'sDMAforPCIExpress

Alliawell·2023-06-11 07:31

AXI总线简单介绍

AXI4.0、AXI4.0-lite、ACE4.0、AXI4.0-streamAXI4.0-lite是AXI的简化版本，ACE4.0是AXI缓存一致性扩展接口，AXI4.0-stream是ARM公司和Xilinx

bandao6867·2023-06-11 05:51

AMBA协议AXI-Stream（板级验证）

2.4SOC系统软件设计三、开源地址前言在上一篇中，我们已经讲述了AXI-Stream（以下简写AXIS）的相关信号和对应的缓冲模块设计；在本篇中，将给出后续的上板实验过程；一、环境本次上板基于Xilinx

PPRAM·2023-06-10 19:21

【PXIE301-211】基于PXIE总线架构的16路并行LVDS采集、1路光纤数据处理平台

PXIE301-211是一款基于PXIE总线架构的16路并行LVDS数据采集、1路光纤收发处理平台，该板卡采用Xilinx的高性能Kintex7系列FPGAXC7K325T作为实时处理器，实现各个接口之间的互联

北京青翼科技·2023-06-09 01:51

【PCIE702-1】基于Kintex UltraScale系列FPGA的高性能PCIe总线数据预处理载板

板卡概述PCIE702-1是一款基于PCIE总线架构的高性能数据预处理FMC载板，板卡采用Xilinx的高性能KintexUltraScale系列FPGA作为实时处理器，实现各个接口之间的互联。

北京青翼科技·2023-06-08 08:01

【VPX612】基于C6678 的6U VPX 实时信号处理平台

产品概述VPX612是一款基于6UVPX架构的高性能实时信号处理平台，该平台采用4片TI的KeyStone系列多核DSPTMS320C6678作为主处理单元，采用1片Xilinx的Kintex-7系列FPGA

北京青翼科技·2023-06-08 08:01

[PCIE733]基于PCI Express总线架构的2路160MSPS AD采集、12路LVDS图像数据采集卡

该板卡遵循PCIExpress2.0规范，全高半长尺寸，板卡采用Xilinx的28nm高性能FPGA处理器XC7K325T作为主控制器，板卡ADC器件采用TI公司的ADC16DV160芯片，实现2路16bit

北京青翼科技·2023-06-08 08:28

国产FPGA选型指南：如何选择适合你的国产FPGA芯片？

FPGA自1985年由Xilinx的创始人之一RossFreeman发明后，全球90%的FPGA市场一直被国外厂家所占有，主要是这四家公司：Xilinx、Altera、Lattice、Microsemi

FPGA狂飙·2023-06-07 12:57

我为什么从硬件工程师变成了软件工程师

硬件方面的话，玩过嵌入式，比如最简单的51，STM32这些大众化的单片机；玩过FPGA，两大厂家Alter以及Xilinx都有过接触，也应用到项目中去，虽然对其了

我是嘻哈大哥·2023-06-07 00:45

Xilinx MPSOC kernel 离线编译

1.Petalinux中保留Linux和UBoot源代码缺省情况下，PetaLinux在编译完成后会删除源代码，以节省硬盘空间。在project-spec/meta-user/conf/petalinuxbsp.conf里，添加如下内容，可以保留Linux和UBoot源代码。RM_WORK_EXCLUDE+="linux-xlnx"RM_WORK_EXCLUDE+="u-boot-xlnx"2.取

风往北继续吹·2023-04-30 14:11

FPGA基于RIFFA实现PCIE采集ov5640图像传输，提供工程源码和QT上位机

vivado工程详解5、上板调试验证并演示6、福利：工程代码的获取1、前言PCIE是目前速率很高的外部板卡与CPU通信的方案之一，广泛应用于电脑主板与外部板卡的通讯，PCIE协议极其复杂，想要掌握不容易，所以Xilinx

9527华安·2023-04-21 07:38

2020.xilinx开发环境

xilinx平台软件使用参考博客1使用XilinxSDK1.1创建工程1.2加载裸机示例代码2petalinux编译内核2.1首先在使用petalinux创建工程并且编译内核2.2编译内核2.3配置内核

xhome516·2023-04-20 10:26

Vivado运行官方提供的tcl脚本

Xilinx官方提供了很多Demo工程，其中多数以tcl脚本的形式提供给我们，这就需要我们手动运行该tcl脚本，自动生成并编译官方Demo工程。

一只迷茫的小狗·2023-04-20 08:12

Xilinx 7 系列 serdes速度

目录一、各器件的速率一、各器件的速率High-speedinterfacesincluding:SerialATA,Aurora,1GEthernet,PCIExpress,OBSAI,CPRI,EPON,GPON,DisplayPort,andXAUI

江鸟的坚持·2023-04-19 21:00

ZYNQ 导出fsbl和设备树

##利用已经建立好的ip核综合和执行,然后生成比特流##file-->export-->exporthardware导出hdf文件##在xilinxsdk中新建一个applicationproject。

painterner·2023-04-19 10:45

bin(二进制)文件转coe(Coefficient)文件---bin2coe

用于初始化xilinxfpga块ram。首先在python环境中装bin2coepipinstallbin2coe然后进入

Bulc·2023-04-18 18:45

AMBA协议AXI-Lite（AXI-Lite从机代码板级验证）

IP三、IP核封装四、SOC搭建五、引脚约束六、软件设计七、测试过程总结前言在前一章中我们已经完成了从机接口模板代码的设计；在本篇中，我们将对设计的从机代码进行板级验证；一、环境验证FPGA选用Xilinx

PPRAM·2023-04-18 18:12

【FPGA-DSP】第六期：Black Box调用流程

实际操作流程1.1Verilog代码编写1.2systemgenerator操作1.2.1Blackbox模块1.2.2Simulink搭建2.Simulink模型优化SystemGenerator是一个Xilinx

༜黎明之光༜·2023-04-18 05:31

Verilog和VHDL的混合使用

Xilinx的Microblaze处理器就是一个这样的例子，其多数外设采用VHDL编写，需要集成进Verilog项目中。Xilinx的XST综合

FPGA技术联盟·2023-04-18 01:10

【AXU3EG】UltraScale+ MPSoC以及开发板介绍

Jia ming·2023-04-17 16:14

基于RISC-V指令集的CPU设计和FPGA实现（一）

概述实现该32位CPU为哈尔滨工业大学（深圳）大二小学期的实验，基于RISC-V的指令集架构和Xilinx开发板（XC7A100T-1FGG484C）开发的FPGA处理器。

巴浪·高斯·2023-04-17 01:35

Intel/Altera 系列FPGA简介

PS：目前国内XilinxZYNQ系列使用比例非常高，其实Altera当年对标ZYNQ产品ClcyoneV及ArriaV系列SoCFPGA设计的架构要比ZYNQ更加合理，但是

碎碎思·2023-04-17 00:42

EDA基础概念

EDA基础概念EDA和CADCAD工具EDA工具EDA技术实现目标可编程逻辑器件简称PLD发展历程FPGA简介CPLD简介FPGA和CPLD区别是否需要同时学习FPGA和CPLDXilinx（赛灵思）公司介绍

一只嵌入式爱好者·2023-04-17 00:41

SERDES关键技术总结

Xilinx公司的许多FPGA已经内置了一个或多个MGT（M

那么菜·2023-04-16 15:02

高速Serdes技术（FPGA领域应用）

目录引入一、Serdes（概念-历程）1、概念2、技术现状3、发展历程二、Serdes结构三、在FPGA领域中的运用四、Serdes跟Lvds的关系五、Xilinx有关serdes的文档六、参考文献引入回顾接口技术发展历史

千歌叹尽执夏·2023-04-16 15:31

基于FPGA的ADS1256讲解

［2］采用FPGA的方式适合与对速率要求较高的可编程环境，本设计使用Xilinx公司Spartan3E的F

酒后敲代码·2023-04-16 09:19

yolov3 darknet模型转换为DPU xmodel模型

一、个人电脑或服务器安装Vitis-AIdocker镜像参考github仓库Installation确保已经安装了docker环境，并安装docker镜像dockerpullxilinx/vitis-ai-cpu

杨崟1019·2023-04-15 18:55

FPGA学习(一)--架构和基本组成单元

目前在做FPGA移植加速CNN卷积神经网络Inference相关的学习，使用的是Xilinx公司的ZYNQ-7000系列的FPGA开发板，该博客为记录相关学习内容，如有问题欢迎指教。

小 K 同学·2023-04-15 10:01

Xilinx Aurora 64B/66B 协议板间传输数据

接口传输时序帧接口组帧方式:帧接口时序简单传输数据暂停传输时钟补偿式数据传输显示核心自动中断数据传输时，时钟补偿序列被发送。数据传输暂停时钟补偿数据接收帧式传输方式传输效率有两个因素影响极光64B/66B核心的传输效率:1.帧的大小。2.来自gearbox的数据无效请求，每32个user_clk(txusrclk2)周期后发生一次。GTX和GTH收发器中的gearbox需要定期暂停，以考虑时钟分频

庸医~·2023-04-15 05:42

xilinx vivado的五种仿真模式和区别

本文介绍一下Xilinx的开发软件vivado的仿真模式，vivado的仿真暂分为五种仿真模式。

一只迷茫的小狗·2023-04-14 05:17

Xilinx 7系列 FPGA CLB资源介绍

赛灵思7系列FPGACLB资源介绍———主要来源于官方技术手册ug474_7Series_CLB.pdfFPGA共有6大组成部分：1.可编程输入输出I/O单元；2.基本可编程逻辑单元CLB；3.嵌入式块RAM；4.丰富的布线资源；5.底层嵌入功能单元；6.内嵌专用硬核。CLB资源可以给FPGA构成查找表，分布式RAM，移位寄存器，算术函数专用高速进位逻辑，高效利用的复用器。1个CLB包含了两个Sl

ImageTechniques·2023-04-14 05:28

xilinx 7 series GT COMMON

大多数博客都介绍了gtpquad有四个channel和一个gtcommon资源，gtcommon中包含两个CPLL或者说就是pll0和pll1，gtcommon有两个专用的gtrefclk输入管脚，可以在gtcommon原语上配置pll0和pll1的输入源。理论上，a735t有4个gtpchannel，可以跑在2种线速率上，因为pll0和pll1可以分别配置。但我在应用一个pcieip和auror

同年纪_·2023-04-13 05:41

xilinx FPGA FIFO IP核的使用（VHDL&ISE）

1.新建工程和ip核文件下图显示了一个典型的写操作。拉高WR_EN，导致在WR_CLK的下一个上升边缘发生写入操作。因为FIFO未满，所以WR_ACK输出1，确认成功的写入操作。当只有一个附加的单词可以写入FIFO时，FIFO会拉高ALMOST_FULL标志。当ALMOST_FULL拉高之后，一个附加的写入将导致FIFO拉高FULL。当FULL拉高之后发生写入时，WR_ACK就会为0表示溢出。一旦

坚持每天写程序·2023-04-12 20:29

xilinx FPGA DDR3 IP核（VHDL&VIVADO）（用户接口）

本篇只讲用户接口不讲AIX4接口关于ddr3的介绍网上有很多，用通俗一点的语言来形容，就是fpga开发板里面的大容量存储单元，因为平时可能就直接用rom或者fifo就好了，但是资源是有限的，就可以用ddr来代替。其实ddr3跟ram很相似，就是有读写地址，然后可以读写相应的数据。然后最大的区别就是ddr3的ip核是分物理层和用户侧的，我们只需要应用用户侧的的引脚就好。下图是用户接口的示意图：正在上

坚持每天写程序·2023-04-12 20:21

GDB远程调试

两者通过网线连接step1:在开发板上启动gdbservergdbserver192.168.86.1:1234可执行程序参数step2:Host端GDB加载需要调试的程序，注意-g参数aarch64-xilinx-linux-gdb

zixiang_w·2023-04-12 17:53

学习记录-交叉编译环境的设置

xilinx交叉编译环境的设置（参考）#CheckforLD_LIBRARY_PATHbeingset,whichcanbreakSDKandgenerallyisabadpractice#http:/

zixiang_w·2023-04-12 17:23

学习记录-CmakeLists.txt