Verilog HDL——门级建模

Verilog最低级抽象层次是开关级，但是随着复杂度的增加，从开关级出发不塌符合设计需求，而门级建模使用小规模的设计，电路用表示门的术语来描述，这种设计方法对于具有和数字逻辑设计基础的人来说直观的。 

门的类型
Verilog 已经提供了预定义的逻辑门原语来支持用户使用逻辑门电路。基本的逻辑门分为两类
（1）与门与或门：
都具有一个标量输出端和多个标量输入端，门的端口列表中第一个端口必定是输出端口，其后为输入端口，输入端口的个数不定,术语包括：
and or xor nand nor xnor

wire OUT,IN1,IN2,IN3;
//基本的实例应用
and a1(OUT,IN1,IN2);
xnor nx1(OUT,IN1,IN2);
//多输入端
nand na1_3in(OUT,IN1,IN2,IN3);
//由于门调用规模很大，一一赋名没有意义
//所以实例调用名时可以不给实例命名，
and (OUT,IN1,IN2);

(2)缓冲器/非门
一个标量输入，多个标量输出，所有的输出端的值相同。
buf not

//实例调用
buf b1(OUT1,IN);

not n1(OUT1,OUT2,IN);//输入位于最后一位

not (OUT1,IN);

还有带控制端的缓冲器/非门
bufif1 notif1 bufif0 notif0

控制信号有效时才能传递数据，控制信号无效时为高阻态。

//实例调用
bufif1 b1(out,in,ctrl);
notif0 b2(out,in,ctrl);

为里简化门的实例调用，还可以使用数组：

nand n_gate[7:0](OUT,IN1,IN2);

实例