★FPGA项目经验

小熊猫FPGA开发板避坑指南

重要的事情说三遍，在他家买开发板，没有技术支持，遇到的所有技术问题都得自己解决，希望大家注意一下，花6000块钱买个板子，问了个问题不回答，还嘲讽你技术不行，哎，还有被他家客服埋汰过的，或者坑过的，欢迎在我文章下留言
朱守金·2023-11-12 10:46

FPGA检测不到开发板问题

vivado检测不到开发板问题我们在使用vivado平台进行FPGA工程开发的时候，往往会遇到这样的情况：明明我们的FPGA电路板和我们的计算机之间的物理链接没有任何问题，但是vivado就是识别不到我们的开发板
weixin_40405811·2023-11-12 10:45

记录FPGA串口与PC串口交互遇到的问题

最近在学习FPGA，想实现一个PC端发送指令控制板载LED亮灭的简单功能。
夜，雨朦胧·2023-11-12 10:15

我画FPGA开发板所犯的错误

使用AltiumDesigner有一段时间了，画了一些板子，过程中到处都出现了错误，在这里我结合画一个FPGA开发板所犯的错误小结一下，希望大家不会犯同样的错误了。
电子课堂·2023-11-12 10:14

【FPGA零基础学习之旅#1】 AC620V2开发板测试

【FPGA零基础学习之旅#1】AC620V2开发板测试前言一、给开发板连接电源二、测试开发板功能2.1接线2.2测试2.2.1RTC测试和数码管测试2.2.2蜂鸣器测试2.2.3红外遥控接收功能测试2.2.4LED
小夏与酒·2023-11-12 10:42

米联客资料笔记FPGA篇&EDA先锋工作室&官方DOC&常用TestBench模板&Vivado基本使用

文章目录背景一、米联客verilog篇笔记1、为什么要推出vivado2、状态机，软核的理解3、always@的含义与@（）4、条件运算符5、阻塞逻辑和非阻塞逻辑混用二、xilinx官方DOC三、常用TestBench模板1、如何产生外部触发信号2、task的用法3、wait与@四、EDA先锋工作室笔记1、define2、逻辑值3、常量4、寄存器与存储器5、线网与寄存器6、verilog中的三种描
ciscomonkey·2023-11-12 10:41

vivado时序分析-3时序分析关键概念

在AMDFPGA中，时钟相移通常是由MMCM或PLL原语引入的，前提是这些原语的输出时钟属性CLKOUT*_PHASE为非零值。
cckkppll·2023-11-12 09:11

使用米联客FPGA开发板进行光口开发时遇到的问题总结

使用的开发板型号：米联客MA703FA，实物图如下FPGA型号为a35t米联客提供的开发板资料中的FPGA型号为a100，所以要想使用开发板例程必须进行FPGA的重新选择。
cckkppll·2023-11-12 09:39

基于FPGA的万兆网调试

1、高速接口测试用ibert2、vivado2019.1无论如何修改片子，在例化ibert时都会报错，放弃vivado，在ise中ibert调试。3、（1）（2）（3）（4）（5）（6）等待生成完成后，关闭ISE.4、打开chipscope，下载example_IBERT.bit.5、在ibertconsole中可以修改属性，对gtx高速接口进行测试比如回环，眼图分析等，测试比较简单，不做过多介绍
FPGA入门·2023-11-12 08:16

基于FPGA的QSPI PSRAM控制器设计及测试实验（2）——FIFO接口

文章目录FPGA电路优化FIFO接口设计NiosII总线结构FPGA电路优化由于上一章讲解的RTL电路过于繁琐，导致Controller模块的组合电路过多，极大影响了控制PSRAM的最高频率。
吃瓜。·2023-11-12 08:43

FPGA零基础学习：基于FPGA的音乐蜂鸣器设计（附代码）

蜂鸣器是一种一体化结构的电子讯响器，采用直流电压供电，广泛应用于计算机、打印机、复印机、报警器、电子玩具、汽车电子设备、电话机、定时器等电子产品中作发声器件。蜂鸣器是一种一体化结构的电子讯响器，采用直流电压供电，广泛应用于计算机、打印机、复印机、报警器、电子玩具、汽车电子设备、电话机、定时器等电子产品中作发声器件。简谱是一种比较简单易学的音乐记谱法。据说简谱是由法国思想家卢梭于1742年发明的。而
ONEFPGA·2023-11-12 08:11

基于FPGA的PS端的Si5340的控制

1、功能Si5340/41-D可以输出任意频率，当然有范围，100Hz1GHz。外部输入为24M或者4854M的XTAL，VCO在13500~14256Mhz之间，控制接口采用IIC或者SPI。芯片架构图2、IIC控制方式3、直接上控制代码使用米联客ZU3EG，将控制接口接入到PS的IIC上4、控制需要注意的寄存器输出公式P0=IN*(M_NUM/M_DEN)/R_REG/(N_NUM/N_DEN
FPGA入门·2023-11-12 08:10

紫光同创 FPGA 开发跳坑指南（五）—— DDR3 控制器 IP 的仿真

这段时间一直忙着工作项目的事情，今天终于抽出时间，分享一下紫光同创DDR3IP的仿真经验~目录1搭建仿真环境1.1编写激励文件1.2自动化仿真2DDR3写操作仿真3DDR3读操作仿真1搭建仿真环境1.1编写激励文件仿真激励文件需要包含以下四个部分：（1）时钟定义DDR3IP需要一个50MHz的参考时钟，这个时钟频率与前面DDR3IP配置阶段的设定值是一致的。如果系统PLL的输入时钟频率也是50MH
洋洋Young·2023-11-12 06:45

基于紫光同创 FPGA 的 DDR3 读写实验

文章目录基于紫光同创FPGA的DDR3读写实验0致读者1实验任务2简介2.1DDR3简介2.2AXI4协议简介2.2.1AXI4读时序2.2.2AXI4写时序3硬件设计4程序设计4.1总体模块设计4.2
ChinaRyan666·2023-11-12 06:43

【紫光同创国产FPGA教程】——【PGL22G第十章】DDR3读写实验例程

www.meyesemi.com)适用于板卡型号：紫光同创PGL22G开发平台（盘古22K）一：盘古22K开发板（紫光同创PGL22G开发平台）简介盘古22K开发板是基于紫光同创Logos系列PGL22G芯片设计的一款FPGA
小眼睛FPGA·2023-11-12 06:41

高云Tang Nano 4K和Tang Nano 9K的网络资源汇总

高云FPGATangNano4KTangNano9K手上有高云的TangNano4K和TangNano9K两块开发板，高云的资料非常多，除了他官方给的各种pdf资料外，还有很多网络资源，本帖稍汇总下。
咚咚锵咚咚锵·2023-11-12 06:48

FPGA学习笔记-Verilog语法-夏宇闻

FPGA-00-语法《Verilog数字系统设计教程》-夏宇闻-第一部分第一章基础知识硬件描述语言HDL：以文本形式描述数字系统硬件的结构和行为。
学习虫虫·2023-11-12 00:30

6位简易处理器的设计与实现-DE2|VHDL|EDA|FPGA/CPLD

基于VHDL的6位简易处理器的设计与实现传送门：本项目地址：Gitee|GitHub其他相关项目DE2-VHDL计时器：Gitee|GitHubDE2-VHDL实验：Gitee|GitHub前言该设计是笔者大二时的硬件课实践作品，如今2年过去了，计算机基础和逻辑电路的知识已经忘得七七八八了，借着刚毕业还有点空闲时间，简单整理一下大学期间做过的东西，以记录自己的学习过程，也是对曾经不重视整理、总结和
MylesYYY·2023-11-12 00:15

Verilog学习之路（1）— Quartus II 13.0下载安装和HelloWorld

Verilog学习之路（1）—QuartusII13.0下载安装和HelloWorld一、前言QuartusII是Altera的FPGA设计工具，二、安装包下载百度云链接地址：https://pan.baidu.com
Willliam_william·2023-11-12 00:13

北京革新创展科技有限公司-BICE-EDA数字逻辑电路设计实验（实验1.6 多路数据选择器）

请把控制拨码开关LCD_ALONE_CTRL_SW中开关VLPO拨置于下为低电平，可以使用LED1～LED8；SW1-SW8已经固定连接到实验平台中的FPGA_CON1和FPGA_CON2处，不需要用户设置
北京革新创展科技有限公司·2023-11-12 00:09

B-ICE-EDA/SOPC FPGA创新电子教学实验平台

简介：北京革新创展科技有限公司B-ICEIEELS系列创新教学实验平台目前主推IntelCycloneIV/V系列，标准配置如下：主机B-ICE-EDA/SOPC，核心板可选GX-SOPC-EP4CE115-M484或GX-SOPC-5CEFA7/A5-5CEBA7/A5-M484，配置USB-Blaster仿真/下载/调试器以及配套软件demo例程资源。一.IEELS创新电子教学实验平台功能简介
北京革新创展科技有限公司·2023-11-12 00:39

北京革新创展科技有限公司-BICE-EDA数字逻辑电路设计实验（实验1.5 多路数据比较器）

请把控制拨码开关LCD_ALONE_CTRL_SW中开关VLPO拨置于下为低电平，可以使用LED1～LED8；SW1-SW8已经固定连接到实验平台中的FPGA_CON1和FPGA_CON2处，不需要用户设置
北京革新创展科技有限公司·2023-11-12 00:39

EDA（Quartus II）——数码显示译码器设计

预习要求：1、掌握FPGA的EDA设计流
楠潼·2023-11-12 00:37

【数字系统】组合逻辑电路设计：4-2线优先编码器/2-4线译码器/比较器/全加器 Quartus II 环境/Verilog HDL语言/编程+仿真+开发板/FPGA/CPLD/EDA

一、实验要求1.编码／译码器的设计与实现；比较器的设计与实现；全加器的设计与实现；2.在QuartusII环境下，运用VerilogHDL语言进行编程开发，并完成对电路工作情况的仿真模拟；3.完成配置程序的下载，并在开发板上对程序进行功能验证。二、实验过程步骤1、设计模块1：四线—二线优先编码器pre_encode4_2a.模块功能要求编码器通常分为两大类：普通编码器和优先编码器。其中普通编码器就
StormBorn_·2023-11-12 00:07

EDA实验----四选一多路选择器设计(QuartusII)

二．实验仪器设备1.PC机一台2.FPGA实验开发系统一套。三．实验原理：4选1对应
Gretel Tade·2023-11-11 23:34

fpga python_PYNQ:使用Python进行FPGA开发

未经私信同意禁止转载！前言PYNQ就是python+ZYNQ的意思，简单来说就是使用python在Xilinx的ZYNQ平台上进行开发。是Xilinx开发的一个新的开源框架，使嵌入式编程人员能够在无需设计可编程逻辑电路的情况下即可充分发挥XilinxZynqAllProgrammableSoC(APSoC)的功能。PYNQ-Z2开发板是最近刚推出的低成本的支持PYQN开发环境的demo板。淘宝上单
weixin_39657575·2023-11-11 18:37

软件测试项目实战经验附视频以及源码【商城项目，app项目，电商项目，银行项目，医药项目，金融项目】（web+app+h5+小程序）

最近很多小伙伴都在面试，但是对于自己的项目经验比较缺少。阿里测试君再度出马，给大家找了一个非常适合练手的软件测试项目，此项目涵盖web端、app端、h5端、小程序端，可以说非常之全面。
测试小婉·2023-11-11 17:31

FPGA_Quartus 如何生成 jic 文件

打开要转换jic的工程文件，打开File——ConvertProgrammingFiles。如图所示：进入下面界面后，在框1处选择将要转换的目标文件类型（jic），在框2处选择配置芯片的型号（此处选择EPCS16），在框3处选择目标文件的名称及保存路径，然后选中框4处再点击界面右边的“AddFile”按钮选择要转换的sof文件，最后点击框5处在点击右边的“AddDevice”按钮选择目标器件。以上
自小吃多·2023-11-11 11:23

FPGA运算

那么原码分别为a=6b‘101101,b=6'b101011,补码分别是a=6’b110011，b=6‘b110101；如果想在fpga中实现a*b，则需要将a和b用补码来定义，a*b得到11’b00010001111
红糖果仁沙琪玛·2023-11-11 11:44

【紫光同创国产FPGA教程】——【PGL22G第十一章】以太网传输实验例程

www.meyesemi.com)适用于板卡型号：紫光同创PGL22G开发平台（盘古22K）一：盘古22K开发板（紫光同创PGL22G开发平台）简介盘古22K开发板是基于紫光同创Logos系列PGL22G芯片设计的一款FPGA
小眼睛FPGA·2023-11-11 11:44

FPGA与STM32_FSMC总线通信实验

FPGA与STM32_FSMC总线通信实验内部存储器IP核的参数设置创建IP核FPGA代码STM32标准库的程序STM32F407上自带FSMC控制器，通过FSMC总线的地址复用模式实现STM32与FPGA
自小吃多·2023-11-11 11:43

MCU平台使用SPI-DirectC实现FPGA在线升级

本文介绍在MCU平台上使用SPI-DirectC实现FPGA的在线升级功能。
propor·2023-11-11 09:55

i18n写在data中无法切换语言的解决办法

我去了杭州由于没有实习经验&项目经验，只面了2家，都没过，于是乎回到老家湖州随便找了个xx技术服务公司，先积攒一点项目经验这里的老板给我分配了一个“翻译”的工作，因为公司承包了一个国外的项目，页面需要
Reinharclt·2023-11-11 00:28

基于SpringBoot+vue的线上教学平台设计与实现

我擅长在JavaWeb、SSH、SSM、SpringBoot等框架下进行项目开发，具有丰富的项目经验和开发技能。我的代码风格规范、优美、易读性强，同时也注重性能优化、代码重构等方面的实践和经验总结。
出世&入世·2023-11-11 00:15

基于SpringBoot+Vue的校园博客系统设计与实现

我擅长在JavaWeb、SSH、SSM、SpringBoot等框架下进行项目开发，具有丰富的项目经验和开发技能。我的代码风格规范、优美、易读性强，同时也注重性能优化、代码重构等方面的实践和经验总结。
出世&入世·2023-11-11 00:44

基于Java+SSM+Vue的高校校园点餐系统设计与实现

我擅长在JavaWeb、SSH、SSM、SpringBoot等框架下进行项目开发，具有丰富的项目经验和开发技能。我的代码风格规范、优美、易读性强，同时也注重性能优化、代码重构等方面的实践和经验总结。
出世&入世·2023-11-11 00:44

基于SpringBoot+Vue的毕业生信息招聘平台设计与实现

我擅长在JavaWeb、SSH、SSM、SpringBoot等框架下进行项目开发，具有丰富的项目经验和开发技能。我的代码风格规范、优美、易读性强，同时也注重性能优化、代码重构等方面的实践和经验总结。
出世&入世·2023-11-11 00:43

基于FPGA的EMAC模块与FIFO模块：高速数据传输与存储

基于FPGA的EMAC模块与FIFO模块：高速数据传输与存储在现代社会，高速数据传输和存储是信息技术领域的关键问题之一。而基于FPGA的EMAC模块与FIFO模块则成为了解决这些问题的重要途径。
mYlEaVeiSmVp·2023-11-10 23:15

ov5640帧率配置_FPGA配置OV5640摄像头及RGB图像数据采集

1`timescale1ns/1ps234modulereg_config(5inputclk,6inputrst_n,78inputen,9outputfinish,1011inoutsio_d,12outputsio_c13);1415localparamWR_ID=8'h78;16localparamRW_CTRL=2'b11;//读17wiresio_out_en;18wiresio_ou
Aconitine·2023-11-10 22:51

MIPI配置的OV5640的使用

MIPI摄像头的数据输入FPGA的数据流：NLane差分串行输入————串转并模块————字节对齐处理————Lane同步处理处理————逆转LLP:Unpacked处理————Byte转Pixel处理此后写入
NoNoUnknow·2023-11-10 22:41

工业数据与数据采集应用如何在ARM+FPGA异核架构的米尔MYC-JX8MMA7核心板应用

而基于ARM和FPGA架构的嵌入式系统自带丰富外设接口，具备高清显示、高速传输等功能，还可以并行完
Jason_zhao_MR·2023-11-10 21:37

FPGA数据的串并之间的转化

问题：在课程设计中，需要数据的输入和输出，但只有一根线作为输入，一根线作为输出需求：实现输入输出过程中的串并转换具体数据的串并转换思想：对于数据，采用移位寄存器的思想，一位一位的实现数据的输入和输出，注意时钟的频率，就可以不产生问题。具体代码如下：//4位的输出，最高位一次输出，并行转串行输出always@(posedgem_clk)//串行译码输出begindataout<=out_buff[3
一枚努力的程序猿·2023-11-10 13:37

FPGA(二)——基于FPGA的UART收发模块设计

一.UART协议基本原理1.UART协议介绍通用异步收发传输器（UniversalAsynchronousReceiver/Transmitter)，通常称作UART。它将要传输的资料在串行通信与并行通信之间加以转换。作为把并行输入信号转成串行输出信号的芯片，UART通常被集成于其他通讯接口的连结上。具体实物表现为独立的模块化芯片，或作为集成于微处理器中的周边设备。一般是RS-232C规格的，与类
Cascatrix·2023-11-10 13:35

基于Verilog设计的复位电路设计

相信大家在学习FPGA或者ASIC的时候都有如下的疑问：1、数字逻辑为什么需要复位？2、FPGA板上面没有复位按键怎么办？3、复位只有通过按键复位一个控制方式吗？4、同步复位好还是
暴龙战士~·2023-11-10 13:04

FPGA—串口RS232（附实现代码）

目录1.理论1.1串口简介1.2RS232信号线1.3RS232通信协议简介2.实操2.1硬件资源2.2顶层模块2.2.1模块说明2.2.2RTL代码2.2.3仿真验证2.3串口数据接收模块2.3.1模块说明2.3.2波形设计2.3.3RTL代码2.3.4仿真验证2.4串口数据发送模块2.4.1模块说明2.4.2波形设计编辑2.4.3RTL代码2.4.4仿真部分2.5上板测试3.总结1.理论通用异
咖啡0糖·2023-11-10 13:30

m基于FPGA的数据串并并串转换系统verilog实现,包含testbench,可以配置并行数量

目录1.算法仿真效果2.算法涉及理论知识概要3.Verilog核心程序4.完整算法代码文件1.算法仿真效果本系统进行了两个平台的开发，分别是：Vivado2019.2Quartusii18.0+ModelSim-Altera6.6dStarterEdition其中Vivado2019.2仿真结果如下：分别进行2路，4路，8路，16路并行串行转换Quartusii18.0+ModelSim-Alte
我爱C编程·2023-11-10 13:29

原语：串并转换器

OSERDESE2允许DDR功能参考：FPGA原语学习与整理第二弹，OSERDESE2串并转换器-知乎(zhihu.com)正点原子。
NoNoUnknow·2023-11-10 13:57

基于FPGA的PCIe-Aurora 8/10音频数据协议转换系统设计阅读笔记

Pcie相关笔记：1、Pcie采用端到端的传输方式，比如从PC—FPGA。其拓扑结构如下：其中Switch相当于有互联选择作用，
Fighting_FPGA·2023-11-10 13:27

FPGA设计过程中有关数据之间的并串转化

1.原理并串转化是指的是完成串行传输和并行传输两种传输方式之间的转换的技术，通过移位寄存器可以实现串并转换。串转并，将数据移位保存在寄存器中，再将寄存器的数值同时输出；并转串，将数据先进行移位，再讲寄存器中的最高位或者最低位的数据串行输出。关键点：（1）串并转换的关键是在于触发器链，通过依次移位，输出最终结果。（2）串并转换的思想是在设计中平衡面积和速度的要求，并行速度快，串行面积小。（3）串并转
暴龙战士~·2023-11-10 13:55

vivado时序分析-2时序分析关键概念

例如，以AMDFPGA为目标的设计必须通过以下4项分析：•慢速角(SlowCorner)中的最大延迟分析•
cckkppll·2023-11-10 13:24
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