《Verilog 第15页

ZYNQ进阶之路5--PS端hello xilinx zynq设计

在ZYNQ进阶之路1-4中我们大致了解了ZYNQPL端的开发流程以及使用verilog硬件描述语言写了几个硬件模块，希望大家在之前的章节中能有所收获，如果其中有技术上的问题属于博主技术知识有限希望读者多多谅解

鹏哥DIY·2023-11-28 07:05

Verilog基本语法概述

一、概述Verilog是一种用于数字逻辑电路设计的硬件描述语言，可以用来进行数字电路的仿真验证、时序分析、逻辑综合。

Zeal.Zhang·2023-11-28 07:36

西南科技大学数字电子技术实验一（数字信号基本参数与逻辑门电路功能测试及FPGA 实现）FPGA部分

一、实验目的1、掌握基于Verilog语言的diamond工具设计全流程。2、熟悉、应用VerilogHDL描述数字电路。3、掌握VerilogHDL的组合和时序逻辑电路的设计方法。

Myon⁶·2023-11-28 07:35

基于FPGA的多通道数据采集系统Verilog设计

基于FPGA的多通道数据采集系统Verilog设计随着科技的不断发展，数据采集在许多领域变得越来越重要。

WangWEel·2023-11-28 03:00

（178）Verilog HDL：设计一个计数器之exams/ece241_2014_q7a

（178）VerilogHDL：设计一个计数器之exams/ece241_2014_q7a1.1目录1）目录2）FPGA简介3）VerilogHDL简介4）VerilogHDL：设计一个计数器之exams

宁静致远dream·2023-11-27 22:13

「Verilog学习笔记」非整数倍数据位宽转换24to128

专栏前言本专栏的内容主要是记录本人学习Verilog过程中的一些知识点，刷题网站用的是牛客网要实现24bit数据至128bit数据的位宽转换，必须要用寄存器将先到达的数据进行缓存。

KS〔学IC版〕·2023-11-27 18:03

使用STARTUPE3原语通过SPI Flash实现UltraScale FPGA的局部重配置（一）

FPGA：KU040串口调试助手：teraterm编程语言：verilog本应用中的参考设计使用MicroB

林深杂谈·2023-11-27 02:57

FPGA_IIC代码-正点原子野火小梅哥特权同学对比写法（1）

FPGA_IIC代码-正点原子野火小梅哥特权同学对比写法（1）单字节写时序单字节读时序I2C控制器设计模块框图scl_high和scl_low产生的时序图状态转移图Verilog代码FPGA_IIC代码

自小吃多·2023-11-27 02:20

基于FPGA的多通道数据采集系统Verilog设计嵌入式

基于FPGA的多通道数据采集系统Verilog设计嵌入式在本文中，我们将介绍基于FPGA的多通道数据采集系统的Verilog设计，该系统可用于同时采集和处理多个通道的数据。

FollowMeCode·2023-11-26 21:39

数据采集串口通信系统的Verilog设计与仿真 - 嵌入式

数据采集串口通信系统的Verilog设计与仿真-嵌入式简介在嵌入式系统中，数据采集和串口通信是常见的功能需求。本文将介绍如何使用Verilog语言来设计和仿真一个基于嵌入式系统的数据采集串口通信系统。

技术无限探索·2023-11-26 18:23

（159）Verilog HDL：设计一个半加器之hadd

（159）VerilogHDL：设计一个半加器之hadd1.1目录1）目录2）FPGA简介3）VerilogHDL简介4）VerilogHDL：设计一个半加器之hadd5）结语1.2FPGA简介FPGA

宁静致远dream·2023-11-26 18:15

（96）FPGA面试题-Verilog设计半加器

1.1FPGA面试题-Verilog设计半加器1.1.1本节目录1）本节目录；2）本节引言；3）FPGA简介；4）FPGA面试题-Verilog设计半加器；5）结束语。

宁静致远dream·2023-11-26 18:45

基于Quartus-II软件实现一个1位全加器的设计

文章目录一、全加器的概念1.1半加器1.2全加器二、项目创建2.1实验准备2.2工程创建2.2.1元件实现1位全加器2.2.1.1半加器的创建2.2.1.2全加器的创建2.2.2使用Verilog生成元件原理图三

MrKaj·2023-11-26 18:12

解决win11系统下vivado使用RTL分析闪退、小蓝熊easy anti chat无法启动问题

一.RTLanalysis运行闪退这个问题关系到程序的正常使用，主要发生在编写好verilog文件后对.v进行RTL分析的情况下，不进行RTL分析将不能验证程序的硬件可行性，直接影响到管脚分配等等后续步骤

半命仙·2023-11-26 15:34

「Verilog学习笔记」数据累加输出

专栏前言本专栏的内容主要是记录本人学习Verilog过程中的一些知识点，刷题网站用的是牛客网在data_out准备好，valid_b拉高时，如果下游的ready_b为低，表示下游此时不能接收本模块的数据

KS〔学IC版〕·2023-11-26 13:25

hdlbits系列verilog解答（7420 chip）-49

文章目录一、问题描述二、verilog源码三、仿真结果一、问题描述本次将实现7420逻辑芯片，它内部有2个4输入的与非门电路，外部有8个输入和2个输出管脚，功能框图如下所示：二、verilog源码moduletop_module

zuoph·2023-11-26 12:47

Verilog刷题HDLBits——Exams/m2014 q4k

Verilog刷题HDLBits——Exams/m2014q4k题目描述代码结果题目描述Implementthefollowingcircuit:代码moduletop_module(inputclk,

不会敲代码的研究生不是好空管·2023-11-26 12:15

Verilog刷题HDLBits——Exams/2014 q4b

Verilog刷题HDLBits——Exams/2014q4b题目描述代码结果题目描述Considerthen-bitshiftregistercircuitshownbelow:Writeatop-levelVerilogmodule

不会敲代码的研究生不是好空管·2023-11-26 12:15

Verilog刷题HDLBits——Exams/m2014 q4d

Verilog刷题HDLBits——Exams/m2014q4d题目描述代码结果题目描述Implementthefollowingcircuit:代码moduletop_module(inputclk,

不会敲代码的研究生不是好空管·2023-11-26 12:45

HDLBits练习——Exams/2014 q4a

Considerthen-bitshiftregistercircuitshownbelow:WriteaVerilogmodulenamedtop_moduleforonestageofthiscircuit

呆杏呀·2023-11-26 12:13

HDLBits练习——Exams/2014 q4b

Considerthen-bitshiftregistercircuitshownbelow:Writeatop-levelVerilogmodule(namedtop_module)fortheshiftregister

呆杏呀·2023-11-26 12:13

【HDLBits刷题】Exams/2014 q4a.

Considerthen-bitshiftregistercircuitshownbelow:WriteaVerilogmodulenamedtop_moduleforonestageofthiscircuit

李十一11·2023-11-26 12:09

hdlbits系列verilog解答（exams/m2014_q4g）-48

文章目录一、问题描述二、verilog源码三、仿真结果一、问题描述本次我们将一次创建多个逻辑门，对两个输入a和b通过组合逻辑实现七种不同的输出：out_and:aandbout_or:aorbout_xor

zuoph·2023-11-26 11:35

单周期CPU设计【Verilog】

第一章单周期CPU的设计原理1.1单周期CPU概述1.2CPU工作原理第二章单周期CPU的设计内容2.1指令系统的设计2.1.1概述2.1.2运算类指令的设计2.1.3传送类指令的设计2.1.4存储类指令的设计2.1.5控制类指令的设计2.2整体框架的设计2.3数据通路的设计2.4控制信号的设计第三章单周期CPU的具体实现3.1底层模块的实现3.1.1程序计数器PC3.1.2指令存储器Instru

醉酒、冰城外·2023-11-26 01:12

FPGA纯verilog代码解码CameraLink视频，附带工程源码和技术支持

目录1、CameraLink视频协议简介免责声明2、目前我已有的CameraLink收发工程3、FPGA实现CameraLink视频解码4、vivado工程介绍5、福利：工程源码获取1、CameraLink视频协议简介CameraLink的详细不必深究，作为FPGA数据采集者而言，我们只需关心他的传输时序和传输协议。CameraLink相机输出分三种模式：Base模式：称之为基本模式或初级模式，通

9527华安·2023-11-25 23:13

数字逻辑电路基础-时序逻辑电路之移位寄存器

文章目录一、移位寄存器定义二、verilog源码三、仿真结果一、移位寄存器定义移位寄存器定义Ashiftregisterisatypeofdigitalcircuitusingacascadeofflipflopswheretheoutputofoneflip-flopisconnectedtotheinputofthenext

zuoph·2023-11-25 22:42

[SystemVerilog] 数据类型

Verilog的数据类型实际硬件世界中没有数据类型的概念；人类只不过为了创造了一种硬件语言，并将数据类型置于其中。

SE7EN_Lin·2023-11-25 14:06

hdlbits系列verilog解答（Exams/m2014 q4h）-44

文章目录一、问题描述二、verilog源码三、仿真结果一、问题描述实现以下电路：二、verilog源码moduletop_module(inputin,outputout);assignout=in;endmodule

zuoph·2023-11-25 11:43

hdlbits系列verilog解答（exams/m2014_q4i）-45

文章目录一、问题描述二、verilog源码三、仿真结果一、问题描述实现以下电路：二、verilog源码moduletop_module(outputout);assignout=1'b0;endmodule

zuoph·2023-11-25 11:43

hdlbits系列verilog解答（Exams/m2014 q4e）-46

文章目录一、问题描述二、verilog源码三、仿真结果一、问题描述实现以下电路：二、verilog源码moduletop_module(inputin1,inputin2,outputout);assignout

zuoph·2023-11-25 11:43

hdlbits系列verilog解答（exams/m2014_q4f）-47

文章目录一、问题描述二、verilog源码三、仿真结果一、问题描述实现以下电路：二、verilog源码moduletop_module(inputin1,inputin2,outputout);assignout

zuoph·2023-11-25 11:04

「Verilog学习笔记」信号发生器

专栏前言本专栏的内容主要是记录本人学习Verilog过程中的一些知识点，刷题网站用的是牛客网方波的实现，较为简单，只需要设置一个计数器，使输出保持10个时钟为0，跳变为20，再保持10个时钟。

KS〔学IC版〕·2023-11-25 11:57

「Verilog学习笔记」数据串转并电路

专栏前言本专栏的内容主要是记录本人学习Verilog过程中的一些知识点，刷题网站用的是牛客网关于什么是Valid/Ready握手机制：深入AXI4总线（一）握手机制-知乎时序图含有的信息较多，观察时序图需要注意

KS〔学IC版〕·2023-11-25 11:57

北邮22级信通院数电：Verilog-FPGA（11）第十一周实验（1）用JK触发器实现8421码十进制计数器

北邮22信通一枚~跟随课程进度更新北邮信通院数字系统设计的笔记、代码和文章持续关注作者迎接数电实验学习~获取更多文章，请访问专栏：北邮22级信通院数电实验_青山如墨雨如画的博客-CSDN博客目录一.代码部分1.1JK_8421.v1.2JK_ff.v1.3debounce.v二.管脚分配三.实验效果一.代码部分1.1JK_8421.vmoduleJK_8421(inputclk,rst,btn,s

青山入墨雨如画·2023-11-25 11:25

北邮22级信通院数电：Verilog-FPGA（11）第十一周实验（2）设计一个24秒倒计时器

北邮22信通一枚~跟随课程进度更新北邮信通院数字系统设计的笔记、代码和文章持续关注作者迎接数电实验学习~获取更多文章，请访问专栏：北邮22级信通院数电实验_青山如墨雨如画的博客-CSDN博客目录一.代码部分1.1counter_24.v1.2divide.v1.3debounce.v二.管脚分配三.实验效果一.代码部分1.1counter_24.vmodulecounter_24(inputclk

青山入墨雨如画·2023-11-25 11:52

Verilog RTL代码设计规范简单整理总结

目录1宗旨2IP的RTL设计文件的建立3TOP集成的设计文件的建立4文件头5宏定义6端口定义6.1IP设计中的端口定义6.2TOP集成中的端口定义7TOP模块的集成8参数定义9RTL设计文件主体1宗旨每个IP设计人员严格遵守一个统一的良好的编码规范，在团队协作方面可以提高代码的可读性和可维护性，可以避免自己日后再次看待代码时的不理解、避免同组人员不必要的不理解、避免IP调用者的不理解、避免后期维护

豆豆恩馨·2023-11-24 23:45

SPI总线协议

提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档目录SPI总线的定义SPI总线工作方式SPI驱动Verilog实现总结SPI总线的定义SPI（SerialPeripheralInterface

emm的金毛·2023-11-24 15:17

Verilog HDL中的“+:”和“-:”语法详解

VerilogHDL中的“+:”和“-:”语法详解在FPGA开发中，VerilogHDL语言是广泛应用的一种硬件描述语言。

HackMasterX·2023-11-23 23:17

「Verilog学习笔记」输入序列连续的序列检测

专栏前言本专栏的内容主要是记录本人学习Verilog过程中的一些知识点，刷题网站用的是牛客网`timescale1ns/1nsmodulesequence_detect(inputclk,inputrst_n

KS〔学IC版〕·2023-11-23 21:58

「Verilog学习笔记」不重叠序列检测

专栏前言本专栏的内容主要是记录本人学习Verilog过程中的一些知识点，刷题网站用的是牛客网题目要求检测a的序列，a为单bit输入，每个时刻可能具有不同的值，当连续的六个输入值符合目标序列表示序列匹配，

KS〔学IC版〕·2023-11-23 21:58

「Verilog学习笔记」输入序列不连续的序列检测

专栏前言本专栏的内容主要是记录本人学习Verilog过程中的一些知识点，刷题网站用的是牛客网题目要求检测a的序列，a为单bit输入，每个时刻可能具有不同的值，且并不是每一个数据都是有效的，需要根据data_valid

KS〔学IC版〕·2023-11-23 21:58

「Verilog学习笔记」含有无关项的序列检测

专栏前言本专栏的内容主要是记录本人学习Verilog过程中的一些知识点，刷题网站用的是牛客网`timescale1ns/1nsmodulesequence_detect(inputclk,inputrst_n

KS〔学IC版〕·2023-11-23 21:51

数字逻辑电路基础-时序逻辑电路之锁存器

文章目录一、锁存器简介二、verilog源码三、综合及仿真结果一、锁存器简介本文介绍数字逻辑电路中一种常用的基础时序逻辑电路-锁存，顾名思义，它的功能就是将输入在控制信号有效时透明传输到输出端，当控制信号无效时

zuoph·2023-11-23 17:50

练习7-在Verilog中使用任务task

在Verilog中使用任务task1，任务目的2，RTL代码，交换3，测试代码4，波形显示1，任务目的（1）掌握任务在verilog模块设计中的应用；（2）学会在电平敏感列表的always中使用拼接操作

向兴·2023-11-23 17:13

1-verilog的串行滤波器FIR实现

verilog的串行滤波器FIR实现1，RTL代码2，RTL原理框图3，测试代码4，输出FIR滤波器的波形参考文献:1，基于FPGA的串行FIR滤波器设计与实现2，FPGA实现FIR滤波器1，RTL代码

向兴·2023-11-23 17:13

练习八-利用有限状态机进行时序逻辑的设计

利用有限状态机进行时序逻辑的设计1，任务目的：2，RTL代码，及原理框图3，测试代码，输出波形1，任务目的：（1）掌握利用有限状态机实现一般时序逻辑分析的方法；（2）掌握用Verilog编写可综合的有限状态机的模板

向兴·2023-11-23 17:38

一段来自《Verilog HDL 高级数字设计》的错误Verilog代码

笔者之前在阅读《VerilogHDL高级数字设计》时的基4布斯乘法器一文时，就遇到了一段有问题的代码，而这个问题可以用Verilog基础：表达式位宽的确定（位宽拓展）文中的分析完美解决。

日晨难再·2023-11-22 17:47

数字IC基础：有符号数和无符号数加、减法的Verilog设计

spm=1001.2014.3001.5482本文是对数字IC基础：有符号数和无符号数的加减运算一文中的谈到的有符号数加减法的算法进行Verilog实现，有关算法细节请阅读原文，本文不会过多谈到原理相关问题

日晨难再·2023-11-22 16:30

硬件学习路线调研

学习路线《Verilog传奇》、《VerilogHDL高级数字设计》或者是《用于逻辑综合的VHDL》。不看书也能写出个三段式状态机就可以进入下一阶段了。

zianren·2023-11-22 11:55

北邮22级信通院数电：Verilog-FPGA（10）第十周实验实现移位寄存器74LS595（仿真方法验证）

跟随课程进度更新北邮信通院数字系统设计的笔记、代码和文章持续关注作者迎接数电实验学习~获取更多文章，请访问专栏：北邮22级信通院数电实验_青山如墨雨如画的博客-CSDN博客使用FPGA开发板验证的教程，请参考北邮22级信通院数电：Verilog-FPGA

青山入墨雨如画·2023-11-22 03:48

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