视频图像编解码FPGA

常见的视频文件格式，编解码器和容器有哪几种？

熟悉常见的视频文件格式及定义编解码器和容器是非常必要的。常见的视频文件格式当你开始创建视频时，你会发现有许多常见的视频格式和其他不太常见的视频格式。视频格式会让你无所适从，什么是MP4，H.26
Ucast·2023-08-06 00:54

17游刃有余：动手实现自己的RPC框架（三）

不同语言使用的数据类型和序列化方式可能不同，跨语言RPC框架可以提供通用的编解码库和语言适配器，以便将不同语言的数据转换为通用的格式进行通信。实现高性能跨网络通信。
海风极客·2023-08-06 00:39

关于RISC-V的介绍与CPU设计

由于个人的比赛和项目问题已经有连续一个多月没有真正的静下心来去输出一些内容了，接下来由于项目问题或许时间会更少，虽然只有十几个粉丝也是感觉对不住大家当然目前我已经有两个完成的项目了，这两个项目呢一个是单片机方面的一个是基于FPGA
木林学长·2023-08-05 18:05

Emacs之解决键值绑定冲突问题(一百二十三)

简介：CSDN博客专家，专注Android/Linux系统，分享多mic语音方案、音视频、编解码等技术，与大家一起成长！
Android系统攻城狮·2023-08-05 14:08

Emacs之编译系统文件cc-mode.el.gz(一百二十四)

简介：CSDN博客专家，专注Android/Linux系统，分享多mic语音方案、音视频、编解码等技术，与大家一起成长！
Android系统攻城狮·2023-08-05 14:08

FPGA实现NIC 10G UDP协议栈网卡，纯verilog代码编写，提供工程源码和技术支持

目录1、前言2、我这里已有的UDP方案3、10G网卡基本性能简介4、详细设计方案接口概述PCIeHIPDMAIFAXI总线接口时钟同步处理TXQ和RXQ队列TXCQ和RXCQ队列完成EQMAC+PHY流水线队列管理发送调度程序端口和接口数据路径以及发送和接收引擎分段内存接口5、vivado工程详解6、上板调试验证7、福利：工程代码的获取1、前言网络接口控制器（NIC）是计算机与网络进行交互的网关。
9527华安·2023-08-05 13:03

FPGA实现NIC 100G UDP协议栈网卡，UltraScale+ 100G Ethernet Subsystem驱动，提供工程源码和技术支持

目录1、前言2、我这里已有的UDP方案3、本25G/100G网卡基本性能简介4、详细设计方案接口概述PCIeHIPDMAIFAXI总线接口时钟同步处理TXQ和RXQ队列TXCQ和RXCQ队列完成EQMAC+PHYUltraScale+100GEthernetSubsystem流水线队列管理发送调度程序端口和接口数据路径以及发送和接收引擎分段内存接口5、vivado工程详解6、上板调试验证7、福利：
9527华安·2023-08-05 13:03

FPGA实现NIC 25G UDP协议栈网卡，纯verilog代码编写，提供工程源码和技术支持

目录1、前言2、我这里已有的UDP方案3、本25G/100G网卡基本性能简介4、详细设计方案接口概述PCIeHIPDMAIFAXI总线接口时钟同步处理TXQ和RXQ队列TXCQ和RXCQ队列完成EQMAC+PHY流水线队列管理发送调度程序端口和接口数据路径以及发送和接收引擎分段内存接口5、vivado工程详解6、上板调试验证7、福利：工程代码的获取1、前言网络接口控制器（NIC）是计算机与网络进行
9527华安·2023-08-05 13:33

FPGA纯verilog实现Gzip数据压缩deflate算法，提供工程源码和技术支持

目录1、前言2、我这儿已有的FPGA压缩算法方案3、FPGAGzip数据压缩功能和性能4、FPGAGzip数据压缩设计方案输入输出接口描述数据处理流程LZ77压缩器哈夫曼编码输出缓存数据输出说明特殊说明
9527华安·2023-08-05 13:02

Xilinx A7开发板LVDS IO无输出问题解决方法

使用A7-35TFGG484的FPGA开发板bank16上的IO作为差分LVDS的输入输出，搭建输入输出测试工程发现LVDS可以输入、无法输出。
扣脑壳的FPGAer·2023-08-05 11:41

vivado代码编写——倍频（使用IP核）

FPGA的倍频用代码来实现比较复杂，简单的方法就是使用PLL核。PLL全称是PhaseLockedLoop，即锁相环，是一种反馈控制电路。
学vivado的小鱼·2023-08-05 09:20

FFmpeg解码详细流程

介绍FFmpeg的libavcodec模块完成音视频多媒体的编解码模块。
DogDaoDao·2023-08-05 06:20

实验一:Profile与插件在线开发及实验

image.png3.点击profile定义>新建服务image.png4.填写相应的属性image.pngimage.pngimage.pngimage.pngimage.pngimage.png5.点击编解码插件开发
吴康龙·2023-08-05 05:31

国产GOWIN实现低成本实现CSI MIPI转换DVP

对于FPGA操作，大部分都是用xilinx的方案，xilinx方案成本太高，IP复杂。而用国产GOWIN已经实现了直接mipicsi解码，而且支持非连续的clk时钟功能。
加班猫·2023-08-05 04:01

ANC-ZKUXT2系列FPGA隔离卡网闸版DPDK虚拟kni网口

1.环境配置及依赖工具，在DPDK使用方法一文中已经介绍，不再重复yumgroupinstall"DevelopmentTools"-y //ForRHEL/Fedoraaptinstall-ybuild-essential //ForUbuntu/Debian管理NUMA的库：yuminstall-ynumactl-devel //ForRHEL/Fedoraaptinstall-ylibnum
Jim w·2023-08-05 04:31

FPGA基础学习(3) -- 跨时钟域处理方法

1.时钟域假如设计中所有的触发器都使用一个全局网络，比如FPGA的主时钟输入，那么我们说这个设计只有一个时钟域。
攻城狮Bell·2023-08-05 03:45

FPGA跨时钟域处理方法

跨时钟域的信号分为两类，一类是单比特的信号，一类是多比特的信号。这两类信号无论是快时钟域到慢时钟域还是慢时钟域到快时钟域，无论是流数据还是控制信号，都可以使用异步FIFO进行同步。因此下文分类的不同情景，每一种情景都可以使用异步FIFO进行同步，后文就不作介绍。但需要注意的是，快时钟域到慢时钟域的同步，在使用异步FIFO时，快时钟域平均流量是不能大于慢时钟域的处理速度的，否则数据会丢失，这其实与是
yang)·2023-08-05 03:13

【CDC 设计】FPGA 跨时钟域设计方法

目录跨时钟域介绍建立时间和保持时间建立时间保持时间局部同步设计概念跨时钟域的问题同步化多时钟域设计的分类亚稳态什么是亚稳态引起亚稳态的原因亚稳态对系统可靠性的危害如何减少亚稳态的风险单一时钟域内信号跨时钟域的信号同步化技术同步器同步器的分类电平同步器边沿检测同步器脉冲同步器同步器设计推荐的做法使用同步器需要注意的问题总线信号跨时钟域保持寄存器和握手FIFOFIFO写满和读空标志的产生总结跨时钟域介
Linest-5·2023-08-05 03:42

应用在多媒体手机中的低功率立体声编解码器

多媒体手机一般是指可以录制或播放视频的手机。多媒体的定义是多种媒体的综合，一般是图像、文字、声音等多种结合，所以多媒体手机是可以处理和使用图像文字声音相结合的移动设备。目前流行的多媒体概念，主要是指文字、图形、图像、声音等多种信息类型的结合。我们所说的多媒体手机一般是指可以录制或播放视频的手机。一般地，多媒体手机可分成三类，即多媒体录像手机、多媒体播放手机以及多媒体全能手机。多媒体录像手机以录像功
nanfeng775a·2023-08-05 01:31

vivado中ila的使用方法记录

ILA工具生成方法一、ILA工具介绍在FPGA的开发中，当完成代码设计后，为了验证代码的准确性和各种不同条件下的可靠性，往往需要优先想到通过逻辑仿真进行相关验证。
@晓凡·2023-08-04 16:25

vivado sdk debug生成参数曲线_Vivado之ILA详解

关注、星标公众号，直达精彩内容来源：ZYNQ整理：watchmanILA简介集成逻辑分析仪(IntegratedLogicAnalyzer：ILA)功能允许用户在FPGA设备上执行系统内调试后实现的设计
IT巫师·2023-08-04 16:48

EGO1—实现8选1的数据选择器74HC151

数字设计FPGA应用，第三章组合逻辑设计和VIVADO进阶，课程设计性质的作业题1第一题：构建工程，实现8选1的数据选择器74HC151,编写仿真代码进行测试，将该工程并生成IP核。
unique_ZRF·2023-08-04 16:18

Verilog 实现流水灯

框架设计3.3、功能模块划分3.4、时序信号图3.5、代码实现3.6、测试文件3.7、上板验证4、总结1、实验平台软件：PC、QuartusPrime18.1、Modelsim10.5b硬件：AlteraFPGA
青柠Miya·2023-08-04 16:46

Quartus Prime 软件 USB-blaster 驱动安装失败【已解决】

试图将驱动程序添加到存储区时遇到问题2.2高级重启禁用数字签名2.3下载驱动2.4检查是否安装多版本quartus2.5错误代码392.6设备描述符请求失败2.7更新驱动后，设别管理器显示，但Quartus不显示一、安装步骤1、将FPGA
青柠Miya·2023-08-04 16:16

FPGA技术面试题

一、串行接口1、串行接口与并行接口区别串行接口是数据线一根线，通过串行协议传输数据，比如uart并行接口是一个数据在多根数据线并行传输，比如rgb888、rgb565等等2、什么是总线，有什么特点核心：多个设备共用数据线3、Spi有几种模式，分别是什么4种，CPHACPOL分别是scl默认电平低电平、高电平两种sda在时钟的第一个时钟沿、第二个时钟沿数据生效两种4、i2c和spi总线如何实现多机通
青柠Miya·2023-08-04 16:15

Vivado中ILA（集成逻辑分析仪）的使用

2.2.1GeneralOptions2.2.2ProbePorts三、ILA调用四、ILA联调4.1信号窗口4.2波形窗口4.3状态窗口4.4设置窗口4.5触发条件设置窗口4.6联合调试五、写在最后一、写在前面  在FPGA
锅巴不加盐·2023-08-04 16:45

【数字IC/FPGA】UART的Verilog实现

UART通用异步收发器(UniversalAsynchronousReceiver／Transmitter，UART)可以和各种标准串行接口，如RS232和RS485等进行全双工异步通信，具有传输距离远、成本低、可靠性高等优点。一般UART由专用芯片如8250，16450来实现，但专用芯片引脚都较多，内含许多辅助功能，在实际使用时往往只需要用到UART的基本功能，使用专用芯片会造成资源浪费和成本提
FPGA硅农·2023-08-04 16:15

ILA(集成逻辑分析器)的使用

本文内容学习自正点原子ZYNQ领航者FPGA视频-P71.ILA介绍ILA(IntegratedLogicAnalyzer)集成逻辑分析器:即Vivado的在线逻辑分析仪，其借用了传统逻辑分析仪的理念以及大部分的功能
矮个史蒂芬·2023-08-04 16:43

FPGA学习 Vivado使用篇之ILA（逻辑分析仪）

ILA(IntegratedLogicAnalyzer)，集成逻辑分析仪，允许用户在FPGA设备上执行系统内的调试。作为一名FPGA工程师，掌握在线调试工具进行时序分析是必备的职业技能之一。
开局一根电烙铁d·2023-08-04 16:08

FPGA通过一个按键控制三个LED灯亮灭（状态机法）

FPGA型号：CycloneIVEPFCE10F17C8开发工具：Quartus13.0专业版Modelsim10.1d文章目录状态机一、设计思路二、代码设计1.顶层代码2.测试代码三、仿真状态机状态机由状态寄存器和组合逻辑电路构成
FPGA小白菜·2023-08-04 16:07

FPGA PLL锁相环控制LED闪烁程序设计与仿真

它可以将FPGA的系统时钟转化所需的倍频及相位时钟，是IC开发中很重要的一个部分。PLL
FPGA小白菜·2023-08-04 16:07

【FPGA学习】ISE调试助手：逻辑分析仪（ChipScope Pro）

是一个可以随时监测FPGA数据变化的一个便捷工具，而且Schipscopepro并不是一个仿真工具，准确地说，应该是一个强大的嵌入式示波器。
jkgkj·2023-08-04 16:07

verilog基础运算——拼接运算、全加器、阻塞与非阻塞、D触发器、移位寄存器、8-3编码器、3-8解码器等

verilog基础运算与FPGA中LUT的理解1、verilog位拼接运算符位拼接运算符定义和tb仿真2、三人表决器确定输入输出以及真值表根据真值表写出输出表达式根据表达式得到逻辑电路图3、半加器半加器是对两个一位二进制数进行相加
Fighting_XH·2023-08-04 16:34

数电第七周实验：从全加器到四位串行进位加法器

要求：2.用VerilogHDL实现并在FPGA开发板上验证。
Enoshima·2023-08-04 16:04

FPGA学习专题-ADC的使用

ADC,即模拟转数字。可以将连续的模拟信号采样后，输出离散的数字信号，所谓数字信号，就是用“0”或者“1”这两个单元来表示一个值，这也是MCU所能识别的信号。所以，模拟转数字是非常有必要的。此次需求的来源是采集正弦波信号，经ADC采样后把数据传给FFT模块计算，从而进行频谱分析。首先介绍一下本次使用的ADC芯片:ADC128S022。我们好好来分析分析这个芯片，其他的芯片基本上是万变不离其宗。1.
南山维拉·2023-08-04 16:33

FPGA — Vivado下ILA(逻辑分析仪)详细使用方法

使用软件：Vivado开发板：EGO1采用XilinxArtix-7系列XC7A35T-1CSG324CFPGA使用程序：按键案例ILA详细使用方法一、ILA简介二、ILA的使用方法方法1—使用IP核创建
unique_ZRF·2023-08-04 16:32

FPGA实现二进制转BCD码

4bit二进制码表示一个十进制码例如，432（d）=0100-0011-0010（bcd）这里具体的判断方法为：（满5）加3法二进制位宽为W，则BCD位宽只需要（W+(W-4)/3+1）位2、参考链接FPGAVerilog
青柠Miya·2023-08-04 16:01

【FPGA】Verilog：模块化组合逻辑电路设计 | 半加器 | 全加器 | 串行加法器 | 子模块 | 主模块

前言：本章内容主要是演示Vivado下利用Verilog语言进行电路设计、仿真、综合和下载示例：加法器功能特性：采用XilinxArtix-7XC7A35T芯片配置方式：USB-JTAG/SPIFlash高达100MHz的内部时钟速度存储器：2MbitSRAMN25Q064ASPIFlash（样图旧款为N25Q032A）通用IO：Switch：x8LED：x16Button：x5DIP：x8通用扩
流继承·2023-08-04 16:01

FPGA高速A/D数据采集（AD9226）

FPGA驱动AD9226采集模拟信号并读取转换结果至寄存器。文章目录前言一、AD9226时序图二、具体思路1.需求分析2.代码示例总结前言：AD9226是一种流水线形式的单通道ADC模数转换器。
FPGA小白菜·2023-08-04 16:00

论文阅读：Azure Accelerated Networking: SmartNICs in the Public Cloud

我们介绍了Azure加速网络（AccelNet），这是使用基于FPGA的自定义AzureSmartNIC将主机网络卸载到硬件的解
阿明DunDunDun·2023-08-04 14:22

21.Netty源码之编码器

其实Netty作为一个非常优秀的网络通信框架，已经为我们提供了非常丰富的编解码抽象基类，帮助我们更方便地基于这些抽象基类扩展实现自定义协议。首先我们看下Netty中常用的编解码器有哪些。
然而,然而·2023-08-04 11:29

基于龙芯+国产FPGA 的VPX以太网交换板设计（二）

3.1板卡技术要求3.1.1主要性能指标本着向下兼容的原则，以太网交换板的设计尽量保留传统信息处理平台的基本功能和接口，重点考虑提升设备的性能和扩展性。本课题以太网交换板的主要性能指标如下：（1）具有大容量无阻塞的交换功能；交换容量不小于16Gbps；（2）支持千兆光以太网接口和电以太网接口；（3）单节点实时业务无丢包，平均转发时延≤1ms。3.1.2主要物理接口按照VPX标准要求，结合实际应用需
深圳信迈科技DSP+ARM+FPGA·2023-08-04 10:46

Flutter 第一节（简介）

Flutter跨平台androidioswindowslinuxmacOs120fps组件开发一切皆组件相当于硬编解码状态控制
冰吻心玉·2023-08-04 05:41

OpenCV-1-简介及开发环境搭建

1前言图形渲染OpenGL、计算机视觉OpenCV、音视频视频编解码FFmpeg是我之前一直想要做的三步曲学习计划，在完成图形渲染OpenGL的学习后，也顺利开始了新的篇章。
RichardJieChen·2023-08-04 05:45

ESP32学习笔记（39）——播放MP3文件（内部DAC方式）

一、背景ESP-ADF的API提供了一种使用编解码器（解码器和编码器）、流或音频处理功能等元素开发音频应用程序的方法。该框架是通过将Elements组合成一个Pipeline来开发音频应用程序。
Leung_ManWah·2023-08-04 03:49

伺服电机的三种控制方式与三闭环控制

（项目）FPGA双电机主从快速稳定控制实现第一章伺服电机的三种控制方式与三闭环控制伺服电机的三种控制方式与三闭环控制（项目）FPGA双电机主从快速稳定控制实现前言一、电机控制方式二、电机三个闭环负反馈PID
Chance Z·2023-08-04 03:04

FPGA是什么及其应用领域

文章目录一、FPGA基本概念二、FPGA基本结构三、FPGA应用领域1.时序控制2.信号采集(处理)3.原型验证、片上系统等目前，在嵌入式系统开发领域，除了单片机、DSP、ARM之外，FPGA已经成为热门方向
cjx_csdn·2023-08-04 01:16

FPGA优质开源模块 - SRIO

本文介绍一个FPGA常用模块：SRIO（SerialRapidIO）。SRIO协议是一种高速串行通信协议，在我参与的项目中主要是用于FPGA和DSP之间的高速通信。
cjx_csdn·2023-08-04 01:14

MCU或MPU或FPGA等的IO配置中keeper的作用

很多MCU、MPU或FPGA中的IO配置都有上拉、下拉、OD配置，但有的也有Keeper这个配置。这个keeper可以称作状态保持器。在IO的输入或输出模式下，都能使能这个模式。
beetleinv·2023-08-04 00:20

FPGA项目设计：数字时钟

项目要求：设计一个数字时钟，数码管前两位显示小时，数码管中间两位显示分钟，数码管后面两位显示秒。项目设计：系统框架图：计数模块时序图：代码实现：计数模块：/**@Description:用于记数产生时钟*@Author:FuYu*@Date:2023-08-0211:16:46*@LastEditTime:2023-08-0215:23:14*@LastEditors:FuYu*/moduleco
Fu-yu·2023-08-03 17:47
上一页 82 83 84 85 86 87 88 89 下一页
按字母分类： ABCDEFGHIJKLMNOPQRSTUVWXYZ其他