CLK

IC基础(九)：单bit跨时钟域同步

在IC基础(三)：跨时钟域处理——电平同步器中介绍了点评同步器，但是其在由快时钟域向慢时钟域传输的时候clk_b有可能采样不到clk_a传输过来的信号。
为中国IC之崛起而读书·2019-05-07 11:27

Markdown语法编辑器原文

标题modulehalf_clk(reset,clk_in,clk_out);inputclk_in,reset;outputclk_out;regclk_out;always@(posedgeclk_in
Cool2050·2019-05-05 13:28

Verilog语言实现1/2分频

Verilog语言实现1/2分频modulehalf_clk(reset,clk_in,clk_out);inputclk_in,reset;outputclk_out;regclk_out;always
Cool2050·2019-05-05 11:32

DC综合简单总结（1）

在综合的过程中，为了不让DC工具自动优化一些我们不希望其优化的模块（比如CLK）我们通常都会设置set_ideal_network和set_dont_touch，我理解为前者在timing_report
AnnaLan·2019-04-28 11:00

FPGA基本语法总结

//一个实例************************`timescale1ns/1ps//定义时钟刻度moduleTransceiver(clk,rst_n,Data_in,Data_out);
ChijinLoujue·2019-04-06 16:55

FPGA基本语法总结

//一个实例************************`timescale1ns/1ps//定义时钟刻度moduleTransceiver(clk,rst_n,Data_in,Data_out);
ChijinLoujue·2019-04-06 16:55

乘法器的Verilog HDL实现

modulemulti_CX(clk,x,y,result);inputclk;input[7:0]x,y;output[15:0]result;reg[15:0]result;parameters0=
ffdia·2019-03-24 15:41

【算法笔记】B1026 程序运行时间

同时还有一个常数CLK_TCK，给出了机器时钟每秒所走的时钟打点数。于是为了获得一个函数f的运行时间，我们只要在调用f之前先调用
collins0001·2019-03-13 10:00

C++入门 PAT乙级B1026 程序运行时间

同时还有一个常数CLK_TCK，给出了机器时钟每秒所走的时钟打点数。于是为了获得一个函数f的运行时间，我们只要在调用f之前先调用clock()
西锦·2019-02-27 20:22

SD卡在SPI模式下的初始化和详细的代码分析

SD卡在spi下的初始化：1、初始化与SD卡链接的硬件条件（mcu的spi配置，IO口配置）2、上电延时（>74个CLK）3、复位卡（CMD0），进入idle状态4、发送CMD8，检查是否支持2.0协议
我叫妄想·2019-01-10 10:59

Verilog实现加减乘除运算

代码如下：modulejisuan(//inputpin;Clk,Rst_n,data_A,data_B,mode,//+,-,*,/.start,//outputpin;data_C);//inputp
漫步人生只为寻你·2019-01-09 09:56

vivado的sysgen进行Verilog代码的验证

嵌入blackbox的代码中必须有clk和ce这两个信号，即使在代码中他们没有任何用处。另外，我在用Verilog时发现，如果我定义的寄存器型变量没有赋初值，在仿真时有时没有输出。
joris30·2019-01-03 18:32

tlc5615驱动 c语言

voidDev_TLC5615_Write_Data(u16data){u8i=0;data<<=6;TLC5615_SPI_CS_LOW();for(i=0;i<12;i++){TLC5615_SPI_CLK_LOW
云中虾·2018-12-27 16:00

【 FPGA 】Xilinx设计约束（XDC）中时钟约束的表示方法

目录时钟描述基本时钟虚拟时钟生成时钟时钟描述（1）clk0的时钟属性：周期为10ns，占空比为50%，相移为0ns；（相移也可以用°来表示，例如相移位0°，相移为90°等）（2）clk1的时钟属性：周期为
李锐博恩·2018-12-16 21:51

锁存器&触发器&寄存器

电平触发SR触发器（门控SR锁存器）：当CLK=0时（无效），输出状态（次态）保持不变；只有当CLK=1时（有效），输出状态才随输入、初态的不同而改变，且与SR锁存器的特性一样。
CuteBaBaKiller·2018-12-15 17:25

一个有趣的异步时序逻辑电路设计实例 ——MFM调制模块设计笔记

设计过程：若码元的同步时钟为CLK，不失一般性，假设CLK的上升沿开始产生新的码元，下降沿为该码元的正
helesheng·2018-12-13 11:00

STM32之SD卡学习

SD卡初始化SPI方式驱动SD卡SPI初始化1、初始化SPI接口及相关IO（通过SPI连接SD卡，所以先要初始化MCU的SPI接口，以及相关IO）2、上电延时（>74个CLK）（应为SD卡内部有个供电电压上升时间
George_Dong·2018-12-11 10:46

DDR布线注意事项

）：数据（DQ,DQS,DQM）：组内等长，误差控制在20MIL以内，组间不需要考虑等长；地址、控制、时钟信号：地址、控制信号以时钟作参考，误差控制在100MIL以内，Address、Control与CLK
greatxiaoting·2018-12-08 16:28

FIFO数据的读写，ISE联合modelsim仿真

modulefifo_module(wr_clk,rd_clk,rst,din,data_out);inputwr_clk;inputrd_clk;inputrst;input[7:0]d
cococener·2018-11-25 14:21

Quartus II 13.0sp1 (64-bit)使用教程

希望对大家有用，详情见图片这里会弹出来一个框，然后（next）然后得到下面这个图这里也有一个（next）省略了，都是点一下哦然后（next）——》(finsh)moduleABC(q3,data_in,clk
chaichai-icon·2018-11-11 22:15

八位原码乘法器（包含显示模块）

modulemul(clk,k,kc,o,comscan);//thisprogramispoweredbytanceinputclk;input[7:0]k;input[2:0]kc;outputreg
Tancewang·2018-10-28 13:47

单片机小白学习之路（三十八）---AD转换电位器编码

目标：点位器的检测xpt2046.c#include"xpt2046.h"voidSPI_Write(uchardat)//使用SPI写入数据{uchari;CLK=0;for(i=0;i>7;//放置最高位
飞向深空·2018-10-23 16:24

2018 中国Linux内核开发者大会

前言中国linux内核开发者大会（CLK）是我在接触linux之后了解到的第一个线下技术交流活动，刚好2018年在南京举办，所以我们去现场学习一波，膜拜各大厂的巨佬CLK官方网站大会PPT下载Github
KKSEU·2018-10-15 00:00

Xilinx 乘法器IP的使用

二、编写代码生成的模块：COMPONENTpoint_mulPORT(CLK:INSTD_LOGIC;A:INSTD_LOGIC_VECTOR(31DOWNTO0);B:INSTD_LOGIC_VECTOR
为中国IC之崛起而读书·2018-10-10 17:26

.net c# asp.net 的区别

②包含.net公共语言运行库(CLK，commonlanguageruntime，负责管理用.net库开发的所有应用程序的运行)。
Vance2016·2018-10-08 16:52

【C++】PAT乙级1026

同时还有一个常数CLK_TCK，给出了机器时钟每秒所走的时钟打点数。于是为了获得一个函数f的运行时间，我们只要在调用f之前先调用clock()，获得一个时钟打点数
Amych_·2018-10-04 15:14

STM32F427利用FSMC接口访问FPGA的SRAM（1）—— STM32F427启动文件

2、参考STM32F427+FPGA板子的原理图，确定FSMC接口都有啥，包括：D0~D15数据线，A0~A18地址线，NL，CLK，NOE，NWE，NWAIT，NE3，I
野猪力量·2018-09-29 16:41

.NET、C#和ASP.NET三者之间的区别与联系

②包含.net公共语言运行库(CLK，commonlanguageruntime，负责管理用.net库开发的所有应用程序的运行)。核心是.netframeworkNETFramework包括两个关
panchanggui·2018-09-26 12:00

FPGA的a_7系列芯片对ddr3的控制

该模块的有2个操作始终，其中vga_clk65M是用来产生数据的，ui_clk为ddr3控制模块的写入数据与地址的时钟，跨时钟域数据传输将32bit的图像数据转换为128bit的数据。
Headogerz·2018-09-24 21:44

极光推送 - JPush iOS SDK 集成 -- 官方教学视频

点击观看官方教程（跳转至bilibili）376百度云盘下载：度网盘地址：http://pan.baidu.com/s/1eS0m2Vg1密码：1clk已打
Helen_kay·2018-09-11 15:30

使用verilog描述一个可N分频的时钟分频器，输出占空比为50%

利用上升沿和下降沿分别生成的分频时钟clk_p,clk_n，占空比为（divisor>>1）/divisor，相或操作后，可以得到占空比50%的奇分频。
Dayin_·2018-09-01 15:26

stm32的HAL库i2c从机实现

I2C_HandleTypeDefI2cHandle;voidHAL_I2C_MspInit(I2C_HandleTypeDef*i2cHandle){GPIO_InitTypeDefGPIO_InitStruct;__HAL_RCC_GPIOA_CLK_ENABLE
gcrisis·2018-08-30 21:30

ddr频率及带宽

本文分别以DDR/DDR2/DDR3为例介绍DDR266、DDR2533、DDR31066一、核心频率核心频率即DDR的clk频率DDR266核心频率133MHzDDR2533核心频率133MHzDDR31066
cy413026·2018-08-26 23:54

2.STM32F4系列之摄像头

首先要提出几点注意事项：1.CAM_CLK为输入时钟信号。2.对sscb配置模块，需要先有CAM_CLK时钟，然后才能做SSCB的配
wit_yuan·2018-08-19 21:13

VHDL赋值语句

resultrst,clk=>clk,a=>a,b=>b,dout=>temp);result<=temp;endBehavioral;其中sum模块用于计算两路输入信号之和
行舟人·2018-08-17 09:00

Jlink或者stlink用于SWD接口下载程序

SWD接口：3.3VDIO（数据）CLK(时钟)GND1.首先声明jlink和stlink都有jtag和swd调试功能。
kissgoodbye2012·2018-08-15 19:40

spark中使用groupByKey进行分组排序

任务需求：已知RDD[(query:String,item_id:String,imp:Int,clk:Int)]，要求找到每个query对应的点击最多的前2个item_id，即：按照query分组，并按照
starxhong·2018-08-13 22:52

SD卡SPI模式下

其中SD卡模式的信号线有：CLK、CMD、DAT0-DAT3，6根线。SPI模式的信号线有：CS、CLK、MISO（DATAOUT）、MOSI(DATAIN),4根线。
fgupupup·2018-08-04 15:02

三、基于Verilog的奇偶分频器设计

例如下面divider.v中，对输入时钟进行6分频，即假设clk为50MHz，分频后的时钟频率为(50/6)MHz。moduledivider
enjoyit520·2018-08-03 14:45

FPGA学习一：阻塞赋值和非阻塞赋值的理解

例如实际上，上面的非阻塞赋值的RTL是一个移位寄存器如果开始时，a=1,b=2,c=x；那么，当一个clk上升沿到达后，a=1,b=1,c=2,实际从12x变成了112，即向后移了一位，最后，输出会
被选召的孩子·2018-07-17 21:46

systemverilog的接口interface

`timescale 1ns / 1psinterface if_port( input bit clk );     //   声明接口  logic a , b , c
Alex_rz·2018-07-17 15:14

Verilog基础知识（简单的时序逻辑）

moduleFlipFlops(inputD,clk,rst,pst,outputregQsimple,Qasyncrst,Qasyncpst);//simpleDFFalways@(posedgecl
maxwell2ic·2018-07-12 13:15

systemC构建时钟分频器

分频器代码：#include "base.h"  #ifndef CLKDIVIDER #define CLKDIVIDER  const unsigned int N =  3;  SC_MODULE(clk_divider
Alex_rz·2018-07-06 20:19

verilog实现一种任意占空比方波产生

今天突发奇想，比如我要得到上图所示的，高电平占7个CLK，低电平占2个CLK的输出方波。设置个计数的寄存器，当计数值小于高电平持续时间时，输出高电平，当高于高电平持续时间小于总周期时，输出低电平。
Priscilla_scu·2018-06-14 00:39

程序运行时间(15)(PAT乙级)

同时还有一个常数CLK_TCK，给出了机器时钟每秒所走的时钟打点数。于是为了获得一个函数f的运行时间，我们只要在调用f之前先调用clock()，获得一个时钟打点数C1；在f执行完成后再
lyp_1020k·2018-06-13 12:16

STM32F103采集光照传感器BH1750程序，测试可以用

1、BH1750使用IIC接口，CLK接PB8,SDA接PB9;2、IIC初始化voidIIC_Init(void){RCC->APB2ENR|=0X00000008;GPIOB->CRH&=0XFFFFFF00
jlp101585·2018-06-04 21:11

Verilog语言实现4位移位乘法器

modulemulti_4(mplr,mcnd,clk,reset,done,acc,count,mul_state,next_state);outputdone;output[7:0]acc;output
sunlight97·2018-06-02 19:08

PG164-Processor System Reset Module v5.0 IP核学习

一、IP核端口说明输入端口：1、slowest_sync_clk：连接到系统中最慢的时钟2、ext_reset_in：FPGA外部输入的复位信号3、aux_reset_in：辅助复位信号，配置如ext_reset_in4
weixin_30588907·2018-05-24 19:00

SDIO wifi总线分析

一:sdiowifi接口使用imx6，三个host，这里使用第三个1:clk:主要用于时钟信号，传输数据时，同步作用2:cmd用于传输命令和应答，SDIO为主从模式，host主要发送命令，device端接收命令
生活要有意义·2018-05-19 16:15

FPGA实验之串口收发整合

（1）建立工程（2）编写程序顶层模块如下：moduleUART_TOP(inputCLK,RST,RXD,outputTXD);UART_send_receiveU1(.CLK(CLK),.RST(RST
饿了吃豆芽儿·2018-05-17 10:57
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