FPGA学习教程

北京多铁克FPGA笔试题目

1、使用D触发器来实现二分频2、序列检测器，检测101，输出1，其余情况输出0moduleDetect_101(inputclk,inputrst_n,inputdata,//输入的序列outputregflag_101//检测到101序列的输出标志);parameterS0=2'd0;S1=2'd1;S2=2'd2;S4=2'd3;reg[1:0]state,n_state;//序列检测器，输出
chenyu128·2023-08-10 12:40

FPGA外部触发信号毛刺产生及滤波

1、背景最近在某个项目中，遇到输入给FPGA管脚的外部触发信号因为有毛刺产生，导致FPGA接收到的外部触发信号数量多于实际值。
CAOXUN_FPGA·2023-08-10 12:38

全志A40i＋Logos FPGA核心板（4核ARM Cortex-A7）硬件说明

硬件资源SOM-TLA40iF核心板板载ARM、FPGA、ROM、RAM、晶振、电源、LED等硬件资源，并通过B2B连接方式引出IO。
Tronlong创龙·2023-08-10 10:28

电力行业必看，国产评估板-全志科技T3开箱测评

目录1开箱2评估板介绍3接口测试4Docker容器测试5ARM+FPGA通信测试1、开箱评估板采用底板+邮票孔核心板方式，配套：(1)5个资料光盘。
Tronlong创龙·2023-08-10 10:57

基于Xilinx Zynq-7020/7010实现的双系统解决方案，低延时、低功耗，OpenAMP，ARM+FPGA

现代工业设备系统要求越来越复杂，既要强大的多任务的事务处理能力，又需要低延时实时任务处理能力的需求，特别是工业自动化控制领域（如数控机床、机械臂）、电力监测领域（如DTU、继保设备、一二次融合设备）等应用场景尤为迫切。为了满足日益复杂的系统要求，基于XilinxZynq-7020/7010实现的双系统解决方案。XilinxZynq-7020/7010是一款集成双核ARMCortex-A9+Arti
Tronlong创龙·2023-08-10 10:27

嵌入式硬件开发学习教程——基于Zynq-7010/7020 Xilinx Vivado HLS案例 （流程说明）

前言本文主要介绍HLS案例的使用说明，适用开发环境：Windows7/1064bit、XilinxVivado2017.4、XilinxVivadoHLS2017.4、XilinxSDK2017.4。XilinxVivadoHLS（High-LevelSynthesis，高层次综合）工具支持将C、C++等语言转化成硬件描述语言，同时支持基于OpenCL等框架对Xilinx可编程逻辑器件进行开发，可
Tronlong创龙·2023-08-10 10:56

Xilinx Kintex-7视频案例开发｜SDI视频输入和SDI视频输出案例

TLK7-EVM是一款基于XilinxKintex-7系列FPGA设计的高端评估板，由核心板和评估底板组成。核心板经过专业的PCBLayout和高低温测试验证，稳定可靠，可满足各种工业应用环境。
Tronlong创龙·2023-08-10 10:25

基于FPGA的PID算法理论详解（1）

基于FPGA的PID算法理论详解（1）1概述比例-积分-微分（PID）控制是业内最常见的控制算法，在工业控制领域有很高的接受度。
LEEE@FPGA·2023-08-10 08:48

Verilog代码与VScode编辑器联合检测语法

语法检查器集成Modelsim的安装破解本文不再赘述，可选的Modelsim有与QuartusII集成的ModelsimAltera和单独的Modelsim，安装QuartusII可以进行简单的仿真和FPGA
shabby爱学习·2023-08-10 08:48

FPGA应用学习笔记--时钟域的控制 亚稳态的解决

时钟域就是同一个时钟的区域，体现在laways语句边缘触发语句中，设计规模增大就会导致时钟不同步，有时差，就要设计多时钟域。会经过与门的延时产生的新时钟域，这种其实不推荐使用，但在ascl里面很常见在处理时钟域的信号传递，一般会有故障具有随机性，不同工艺出现问题的可能性不同，对于亚稳态的检测很少，故障很难被发现，要设计中要注意。要经过组合延时，就会起冲突，间隔不够数据要保证建立时间和保持时间才有效
ElE rookie·2023-08-10 05:12

CUDA C++ Programming Guide

其它计算设备如FPGA，也是energyefficient，但是不如GPU的programflexibility。GPU和CPU的设计目标不同：1）CPU设计为：擅于executeasequenc
mutourend·2023-08-10 03:12

数电FPGA实验：实验一 基于FPGA的计数器设计 （基本任务：采用原理图法设计一个十进制计数器，完成波形功能仿真和时序仿真。拓展任务1：采用原理图法设计一个六进制计数器，完成波形功能仿真和时序仿真）

实验一基于FPGA的计数器设计1.实验目的：（1）掌握QuartusⅡ软件的设计流程；（2）学习原理图设计方法和波形仿真方法。
superlistboy·2023-08-09 22:56

【FPGA协议篇】UART通信及其verilog实现(代码采用传参实现模块通用性，适用于快速开发)

UART通信UART通信简介verilog实现顶层模块接收模块发送模块仿真波形实测结果UART通信简介即通用异步收发器(UniversalAsynchronousReceiver/Transmitter)，是一种串行、异步、全双工的通信协议。特点是通信线路简单，适用于远距离通信，但传输速度慢。数据传输速率：波特率(单位:baud，波特)常见波特率有：1200、2400、4800、19200、384
mrVillain·2023-08-09 22:26

基于FPGA等精度的实时测量频率和占空比

B、Em设置为1Mhz，占空比为46%的信号的占空比2、数据处理模块3、总体仿真七、实测展示八、说明一、要求：利用Altera公司的FPGA开发软件Quartus13.1采用混合设计实现方波信号频率和占空
猪突猛进进进·2023-08-09 22:24

个人作品FPGA

FPGA使用pwm波控制电机附带检测转速一、任务解析1.基础部分：任务要求：a．速度调节：设计输入电路，实现电机转数设定（10进制显示）。
cyh241·2023-08-09 22:24

人工智能三年后将彻底改变前端开发？这并非不可能！

想要学习web前端的同学，关注微信公众号：程序员大牛，回复【前端】即可免费领取一整套系统的web前端学习教程！网友纷纷跟帖评论，“这是大好的事情，真心希望通过AI能自动将
web前端04·2023-08-09 21:49

通过keil使用汇编语言生成二进制文件，并使用vivado仿真cortexm0处理器

本文不附加该书资源，请自行搜索其余相关资料：链接：https://pan.baidu.com/s/1eXJGQtEgLWh8gfwml0Rt8A提取码：0nx9新建Vivado工程在Vivado中新建工程，选择FPGA
铭....·2023-08-09 18:15

一目了然的Web前端学习脑图+路线+自学教程，不学都对不起自己！

小编为大家准备了一些web、Bootstrap、CSS、Mybatis、HTML、jQuery的学习教程分享，希望可以帮助到大家。
阿道奇·2023-08-09 14:12

一个老程序员的忠告：不要一辈子靠技术生存

这里有我自己整理了一套最新的python系统学习教程，包括从基础的python脚本到web开发、爬虫、数据分析、数据可视化、机器学习等。送给正在学习python的小伙伴！
温柔的倾诉·2023-08-09 05:58

Golang学习笔记-1.8 switch语句

本文系第八篇Golang语言学习教程switch是一个条件语句，用于将表达式的值与可能匹配的选项列表进行比较，并根据情况执行相应代码。是替代ifelse的常用方式。
xunk1900·2023-08-09 04:12

fpga clean

@echooffcall:CleanCodeDir%cd%pausegoto:eof:CleanCodeDirsetlocalENABLEDELAYEDEXPANSIONsetCodeDir=%~1for%%jin(tdftdbbpmddbqmsgsmsgsummaryhsdidbkptrptdb_infohb_infocdbhdblogdbrdbammdbdfpdpircfdbsigsofpin
路口游子·2023-08-09 03:41

香山处理器跑仿真和跑FPGA两套环境配置过程小结

============================================裸机ubuntu18.04上运行香山处理器（南湖）makeverilog============================================systemprogramproblemdetected-sudovi/etc/default/apportsudoaptinstalltreegitc
前滩西岸·2023-08-09 01:53

Lattice FPGA解码MIPI视频，IMX219摄像头4Line 1080P采集USB3.0输出，提供工程源码硬件原理图PCB和技术支持

目录1、前言2、LatticeFPGA解码MIPI的性能及其优越性3、我这里已有的MIPI编解码方案4、详细设计方案IMX219摄像头及其转接板D-PHY数据对齐MIPICSI2视频数据格式转换视频输出矫正
9527华安·2023-08-08 14:45

FPGA实现SDI视频编解码 SDI接收发送，提供2套工程源码和技术支持

目录1、前言2、设计思路和框架SDI接收SDI缓存写方式处理SDI缓存读方式处理SDI缓存的目的SDI发送3、工程1详解4、工程2详解5、上板调试验证并演示6、福利：工程代码的获取1、前言FPGA实现SDI
9527华安·2023-08-08 14:14

FPGA纯verilog代码实现H264视频压缩 提供工程源码和技术支持

我这里已有的视频图像编解码方案3、H264视频压缩理论4、H264视频压缩-性能表现5、H264视频压缩-设计方案6、Vivado工程详解7、Vivado功能仿真8、福利：工程代码的获取1、前言H264视频压缩与解码在FPGA
9527华安·2023-08-08 14:14

FPGA纯verilog代码实现H265视频压缩 支持4K30帧分辨率 提供工程源码和技术支持

-性能表现5、H265--视频压缩--设计方案6、H265--视频压缩--时序7、Vivado工程详解8、移植上板应用9、Vivado功能仿真10、福利：工程代码的获取1、前言H265视频压缩与解码在FPGA
9527华安·2023-08-08 14:14

FPGA纯verilog代码实现4路视频缩放拼接 提供工程源码和技术支持

目录1、前言2、目前主流的FPGA图像缩放方案3、目前主流的FPGA视频拼接方案4、本设计方案的优越性5、详细设计方案解读HDMI输入图像缩放图像缓存VGA时序HDMI输出6、vivado工程详解7、上板调试验证
9527华安·2023-08-08 14:13

FPGA使用GTX实现SFP光纤收发SDI视频 全网首创略显高端 提供工程源码和技术支持

目录1、前言2、设计思路和框架3、vivado工程详解4、上板调试验证并演示5、福利：工程代码的获取1、前言FPGA实现SDI视频编解码目前有两种方案：一是使用专用编解码芯片，比如典型的接收器GS2971
9527华安·2023-08-08 14:43

FPGA纯verilog实现视频拼接，纯逻辑资源搭建，提供4套工程源码和技术支持

.总体设计方案3.视频拼接方案算法4.工程1：单路视频输出5.工程2：2路视频拼接输出6.工程3：3路视频拼接输出7.工程4：4路视频拼接输出8.上板调试验证9.福利：工程源码获取1.本方案的实用价值FPGA
9527华安·2023-08-08 14:43

FPGA纯verilog代码读写N25Q128A QSPI Flash 提供工程源码和技术支持

Flash控制器设计6、FIFO缓存设计7、串口输出Flash读取数据8、vivado工程介绍9、上板调试验证并演示10、福利：工程源码获取1、N25Q128A芯片解读N25Q128A的参数有很多，作为FPGA
9527华安·2023-08-08 14:43

FPGA纯verilog实现 LZMA 数据压缩，提供工程源码和技术支持

目录1、前言2、我这儿已有的FPGA压缩算法方案3、FPGALZMA数据压缩功能和性能4、FPGALZMA数据压缩设计方案输入输出接口描述数据处理流程LZ检索器数据同步LZMA压缩器为输出LZMA压缩流添加文件头
9527华安·2023-08-08 14:13

FPGA应用学习笔记----采用双沿触发器降低时钟频率减小功耗

功耗和信号触发的频率成正比的，最高扇出的网线是系统时钟，若采用双边缘触发器，则在提供的时钟两个沿都可以传播数据，可以用更低的时钟频率，要特别注意这个双沿触发器是否有效，需要设计好分析，若无效，则帮倒忙
ElE rookie·2023-08-08 12:40

FPGA 顶层图纸.bdf文件设计、LPM

一、DBF1、创建bdf文件：File->New->Block Diagram/Schematic File。需先Insert->Symbol放入一个模块才能保存。2、生成模块：讲自己模块的.v文件设为顶层后编译，点击File->Creat/Update->CreatSymbolfileforCurrentfile生成模块框图。3、在bdf里放入各个模块进行链接，并将其设为顶层进行编译，即可对整个
HUANG_XIAOJUN·2023-08-08 05:01

SAP UI5 应用开发教程之五十五 - 如何将本地 SAP UI5 应用通过 Node.js Express 部署到公网上

一套适合SAPUI5初学者循序渐进的学习教程教程目录SAPUI5本地开发环境的搭建SAPUI5应用开发教程之一：HelloWorldSAPUI5应用开发教程之二：SAPUI5的引导过程BootstrapSAPUI5
JerryWang_汪子熙·2023-08-08 04:10

FPGA优质开源项目 - UDP RGMII千兆以太网

本文介绍一个FPGA开源项目：UDPRGMII千兆以太网通信。该项目在我之前的工作中主要是用于FPGA和电脑端之间进行图像数据传输。
cjx_csdn·2023-08-07 20:45

FPGA_时钟显示（时钟可调）

1.实验说明在数码管显示数据的基础上，让六位数码管显示数字时钟，并且通过按键可以对时间进行修改。实验目标：六位数码管分别显示时间的时分秒，且通过按键可实现加减调整时间及清零功能。key1:切换键：选择待调整的时间单位(时、分、秒)key2:时间加键key3:时间减键key4:时钟清零键效果如下图：时钟清零——>分钟加减——>时钟加减——>时钟正常运行2.模块设计各模块功能说明：各模块原理之前在数码
咖啡0糖·2023-08-07 09:10

tcl学习之路（四）（vivado设计分析）

1.FPGA芯片架构中的对象  在打开elaborated/synthesied/implemented的情况下，可使用如下命令获取期望的SLICE。
邶风，·2023-08-07 09:10

FPGA优质开源项目 – PCIE通信

本文介绍一个FPGA开源项目：PCIE通信。该工程围绕Vivado软件中提供的PCIE通信IP核XDMAIP建立。
cjx_csdn·2023-08-07 09:39

RK3568+FPGA+翼辉操作系统在电力产品的应用

ARM+FPGA架构有何种优势近年来，随着中国新基建、中国制造2025的持续推进，单ARM处理器越来越难满足工业现场的功能要求，特别是能源电力、工业控制、智慧医疗等行业通常需要ARM+FPGA架构的处理器平台来实现特定的功能
深圳信迈科技DSP+ARM+FPGA·2023-08-07 08:09

计算机中的简单指令集

认识计算机中的简单指令集编译器、电路板设计编程语言（c、c++、python、java）电路板设计可执行文件(可载入的文件)汇编语言机器语言指令集指令寄存器FPGA是什么？
kunwen123·2023-08-07 05:02

FPGA应用学习笔记----减小供电电压降低功耗

减低供电电压不是一个理想的选择，但是影响还是蛮大的，因为有电阻的功耗在上面，呈平方倍的关系。但是你降低了电压会导致功耗降低，需要考虑最坏情况下最大时序上的供电线上的最低可能电压是否被满足，否则影响整体性能的启动
ElE rookie·2023-08-07 01:24

基于FPGA的音乐播放器Verilog开发

部分参考代码(末尾附文件)moduleDianZiQin(inputclk,inputreset_n,inputplay_set,inputchange_set,inputstop_set,input[3:0]key_in_y,output[3:0]key_out_x,outputalarm,output[5:0]sm_cs,output[7:0]sm_db);reg[11:0]clk_100us
weixin_46018688·2023-08-07 00:33

FPGA中Verilog的单首音乐播放器代码，简洁易懂

利用数控分频器设计硬件乐曲演奏电路，利用蜂鸣器播放《我和我的祖国》分频器模块：modulediv(iclk_50,rst,addr,clk_4);inputiclk_50;inputrst;output[8:0]addr;outputclk_4;regclk_4;reg[8:0]addr;reg[31:0]count_4;always@(posedgeiclk_50ornegedgerst)beg
泰西颖·2023-08-07 00:02

基于FPGA的SD卡音乐播放器之WM8731篇

基于FPGA的SD卡音乐播放器之WM8731篇目录前言一、I2C驱动模块二、WM8731寄存器配置模块三、WM8731时钟生成模块四、音频发送模块总结前言这个题目是我之前7月初做的一个eda课程设计，过了一个多月了
迎风打盹儿·2023-08-07 00:02

FPGA开发：音乐播放器

FPGA开发板上的蜂鸣器可以用来播放音乐，只需要控制蜂鸣器信号的方波频率、占空比和持续时间即可。1、简谱原理简谱上的4/4表示该简谱以4分音符为一拍，每小节4拍，简谱上应该也会标注每分钟多少拍。
日晨难再·2023-08-07 00:32

Stable Diffusion 硬核生存指南：WebUI 中的 GFPGAN

本篇文章聊聊StableDiffusionWebUI中的核心组件，强壮的人脸图像面部画面修复模型GFPGAN相关的事情。
soulteary·2023-08-06 23:38

Xilinx FIFO IP核的例化和使用（含代码实例）

使用FPGA进行数据传输处理时，数据缓存是很关键的部分。FIFO作为一种简单的缓存方案，在FPGA开发中具有广泛的应用。
Doreen Zou·2023-08-06 22:20

Spartan6 FPGA DDR3 IP核调试及程序示例

Spartan6FPGA芯片中集成了MCB硬核，它可以支持到DDR3。在ISE中提供了MIGIP核，可以用它来生成DDR3控制器，并通过MIG的GUI图形界面完成相关配置。
yyz1988·2023-08-06 22:20

【Xilinx IP调用】FIFO IP 核介绍及用 Verilog 进行读写实验

FPGA使用的FIFO一般指的是对数据的存储具有先进先出特性的一个缓存器，常被用于数据的缓存，或者高速异步数据的交互也即所谓的跨时钟域信号传递，比如D
Linest-5·2023-08-06 22:19

大数据学习教程：Linux 高级教程（上）

一、Linux用户与权限1.用户和权限的基本概念1.1、基本概念用户是Linux系统工作中重要的一环,用户管理包括用户与组管理在Linux系统中,不论是由本级或是远程登录系统,每个系统都必须拥有一个账号,并且对于不同的系统资源拥有不同的使用权限对文件/目录的权限包括:权限英文缩写数字序号读readr4写writew2执行executex1无权限-0在Linux中,可以指定每一个用户针对不同的文件或
Blue92120·2023-08-06 19:17
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