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FPGA学习教程
FPGA
----IP核cordic-translate使用（关于定点数的映射问题，全网最详）
下面是8*8复数矩阵求逆仿真截图2、本文建立在前两篇文章的基础之上，需要有定点数的知识积累，看不懂的点击下面传送门补课：
FPGA
----IP核cordic使用_发光的沙子的博客-CSDN博客
发光的沙子
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2023-08-06 13:44
Verilog
fpga开发
verilog
FPGA
-ZCU106-PL侧读写ddr4（全网唯一）
1、由于一直在PL侧做算法，外设接口接触的比较少，目前只做了sfp的UDP传输，但是由于课题的原因需要将一部分PL计算数据存储，而RAM存储空间比较小，因此本次给大带来了ZCU106的PL侧读写ddr4的教程，本教程是全网ZCU106DDR4PL侧读写的唯一一篇教程。下面是4个参考资料：①：ZCU106开发之PL侧DDR4_lixiaolin126的博客-CSDN博客_zcu106开发板ddr4感
发光的沙子
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2023-08-06 13:44
Verilog
fpga开发
FPGA
----ZCU106更换DDR4解决方案（全网唯一）
1、好久没写文章了，本次给大家带来的是Xilinx带有DDR开发板的更换DRR的方案。2、问题的提出：在xilinxSDK中进行大批量数组运算时，如果板子的自带的DDR不够，则需要购买新的内存条，此时我们应当如何设置呢？3、问题解决过程：step1：打开blockdesign观察PS侧支持的内存，2019.1的ZCU106打开如下图所示。第一个是金士顿、第二个是镁光（原厂自带4GB）、第三个是三星
发光的沙子
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2023-08-06 13:44
fpga开发
FPGA
----ZCU106与RTDs的udp数据收发实验
3、实验任务：①TRDs发送数据到
FPGA
，
FPGA
解析数据。②
FPGA
发送数据到RTDs，RTDs解析数据。
发光的沙子
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2023-08-06 13:14
fpga开发
udp
网络协议
FPGA
----IP核float(定点数转浮点数)使用
1、本文紧接上一篇文章，因为我们计算设定的32位的单精度浮点数，但是cordicIP核输出的是32位定点数x（符号位）_x（整数位）_xx,xxxx,xxxx,xxxx,xxxx,xxxx,xxxx,xxxx（小数位），为了方便使用floatIP核的计算，因此我们需要将定点数转为浮点数。本片文章为全网第一篇带小数的定点数转浮点数的例程。2、Floating-pointIP核使用实验任务：实现sin
发光的沙子
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2023-08-06 13:44
fpga开发
verilog
FPGA
----UltraScale+系列的PS侧与PL侧通过AXI-HP交互（全网唯一最详）附带AXI4协议校验IP使用方法
FPGA
----ZCU106基于axi-hp通道的pl与ps数据交互（全网唯一最详）_zcu106调试_发光的沙子的博客-CSDN博客大家好，今天给大家带来的内容是，基于AXI4协议的采用AXI-HP通道完成
发光的沙子
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2023-08-06 13:13
fpga开发
quartus modelsim仿真时钟出现Pu1是什么意思？
FPGA
实验，用rom的IP核做一个简易信号发生器。仿真出来没有波形，时钟信号显示Pu1，复位信号显示HiZ。
黄启明
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2023-08-06 10:22
fpga开发
基于
fpga
_EP4CE6F17C8_秒表计数器
文章目录前言实验手册一、实验目的二、实验原理1．理论原理2．硬件原理三、系统架构设计四、模块说明1．模块端口信号列表dig_driver(数码管驱动模块)key(按键消抖模块)top(顶层模块)2．状态转移图3．时序图五、仿真波形图仿真代码六、代码编写dig_driver(数码管驱动模块)key(按键消抖模块)top(顶层模块)七、引脚分配八、板级验证效果（拍照或录制视频）前言利用动态数码管的原理
Error (12007)
·
2023-08-06 08:58
fpga开发
FPGA
初步学习之串口发送模块【单字节和字符串的发送】
串口相关简介UART在发送或接收过程中的一帧数据由4部分组成，起始位、数据位、奇偶校验位和停止位，如图所示。其中，起始位标志着一帧数据的开始，停止位标志着一帧数据的结束，数据位是一帧数据中的有效数据。通常用的串口数据帧格式是：8位数据位，无校验位，1位停止位。所以一帧数据有10个bit：1bit起始位，8bit数据位，1bit停止位。关于串口波特率串口波特率是指串口通信的速率，它表示每秒传输二进制
Swiler
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2023-08-06 08:27
FPGA基础
fpga开发
学习
单片机
单通道 6GSPS 16位采样DAC子卡模块--【资料下载】
3.2GSPS）采样率的12位AD采集、单通道6GSPS（或配置成2通道3GSPS）采样率16位DA输出子卡模块，该板卡为FMC+标准，符合VITA57.4规范，该模块可以作为一个理想的IO单元耦合至
FPGA
北京青翼科技
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2023-08-06 08:57
fpga开发
关于RISC-V的介绍与CPU设计
由于个人的比赛和项目问题已经有连续一个多月没有真正的静下心来去输出一些内容了，接下来由于项目问题或许时间会更少，虽然只有十几个粉丝也是感觉对不住大家当然目前我已经有两个完成的项目了，这两个项目呢一个是单片机方面的一个是基于
FPGA
木林学长
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2023-08-05 18:05
FPGA
risc-v
FPGA
实现NIC 10G UDP协议栈网卡，纯verilog代码编写，提供工程源码和技术支持
目录1、前言2、我这里已有的UDP方案3、10G网卡基本性能简介4、详细设计方案接口概述PCIeHIPDMAIFAXI总线接口时钟同步处理TXQ和RXQ队列TXCQ和RXCQ队列完成EQMAC+PHY流水线队列管理发送调度程序端口和接口数据路径以及发送和接收引擎分段内存接口5、vivado工程详解6、上板调试验证7、福利：工程代码的获取1、前言网络接口控制器（NIC）是计算机与网络进行交互的网关。
9527华安
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2023-08-05 13:03
菜鸟FPGA以太网专题
fpga开发
udp
网络协议
NIC
verilog
网卡
FPGA
实现NIC 100G UDP协议栈网卡，UltraScale+ 100G Ethernet Subsystem驱动，提供工程源码和技术支持
目录1、前言2、我这里已有的UDP方案3、本25G/100G网卡基本性能简介4、详细设计方案接口概述PCIeHIPDMAIFAXI总线接口时钟同步处理TXQ和RXQ队列TXCQ和RXCQ队列完成EQMAC+PHYUltraScale+100GEthernetSubsystem流水线队列管理发送调度程序端口和接口数据路径以及发送和接收引擎分段内存接口5、vivado工程详解6、上板调试验证7、福利：
9527华安
·
2023-08-05 13:03
菜鸟FPGA以太网专题
fpga开发
udp
网络协议
NIC
网卡
FPGA
实现NIC 25G UDP协议栈网卡，纯verilog代码编写，提供工程源码和技术支持
目录1、前言2、我这里已有的UDP方案3、本25G/100G网卡基本性能简介4、详细设计方案接口概述PCIeHIPDMAIFAXI总线接口时钟同步处理TXQ和RXQ队列TXCQ和RXCQ队列完成EQMAC+PHY流水线队列管理发送调度程序端口和接口数据路径以及发送和接收引擎分段内存接口5、vivado工程详解6、上板调试验证7、福利：工程代码的获取1、前言网络接口控制器（NIC）是计算机与网络进行
9527华安
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2023-08-05 13:33
菜鸟FPGA
PCIE通信专题
菜鸟FPGA以太网专题
fpga开发
udp
NIC
网卡
25G网卡
FPGA
纯verilog实现Gzip数据压缩deflate算法，提供工程源码和技术支持
目录1、前言2、我这儿已有的
FPGA
压缩算法方案3、
FPGA
Gzip数据压缩功能和性能4、
FPGA
Gzip数据压缩设计方案输入输出接口描述数据处理流程LZ77压缩器哈夫曼编码输出缓存数据输出说明特殊说明
9527华安
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2023-08-05 13:02
FPGA视频图像编解码
fpga开发
zip
verilog
数据压缩
Flink
学习教程
最近因为用到了Flink，所以博主开了《Flink教程》专栏来记录Flink的学习笔记。【ApacheFlinkv1.16中文文档】【官网-ApacheFlinkv1.3中文文档】一、基础参考链接如下：Flink教程（01）-Flink知识图谱Flink教程（02）-Flink入门【Flink—03】Flink生产环境：搭建集群、设置系统结构、设置系统的资源框架Flink教程（04）-Flin
黎陌MLing
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2023-08-05 12:27
flink
flink
学习
大数据
Pytest
学习教程
_测试报告生成pytest-html（三）
前言 pytest-html是一个用于生成漂亮的HTML测试报告的pytest插件。它可以方便地将pytest运行的测试结果转换为易于阅读和理解的HTML报告，提供了丰富的测试结果展示功能和交互性。一、安装#版本查看命令pytest版本：pytest--versionpytest-html版本：pipshowpytest-html#安装指定版本（在V3.2.0版本报告中，中文显示乱码，目前不知道什
檬柠wan
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2023-08-05 12:20
#
Pytest
模块
pytest
python
lua菜鸟教程_lua经典
学习教程
.pdf
Lua脚本语法说明Lua脚本语法说明(增加lua5.1部份特性)Lua的语法比较简单，学习起来也比较省力，但功能却并不弱。所以，我只简单的归纳一下Lua的一些语法规则，使用起来方便好查就可以了。估计看完了，就懂得怎么写Lua程序了。在Lua中，一切都是变量，除了关键字。I.首先是注释写一个程序，总是少不了注释的。在Lua中，你可以使用单行注释和多行注释。单行注释中，连续两个减号"--"表示注释的开
weixin_39825045
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2023-08-05 12:17
lua菜鸟教程
Xilinx A7开发板LVDS IO无输出问题解决方法
使用A7-35TFGG484的
FPGA
开发板bank16上的IO作为差分LVDS的输入输出，搭建输入输出测试工程发现LVDS可以输入、无法输出。
扣脑壳的FPGAer
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2023-08-05 11:41
fpga开发
vivado代码编写——倍频（使用IP核）
FPGA
的倍频用代码来实现比较复杂，简单的方法就是使用PLL核。PLL全称是PhaseLockedLoop，即锁相环，是一种反馈控制电路。
学vivado的小鱼
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2023-08-05 09:20
国产GOWIN实现低成本实现CSI MIPI转换DVP
对于
FPGA
操作，大部分都是用xilinx的方案，xilinx方案成本太高，IP复杂。而用国产GOWIN已经实现了直接mipicsi解码，而且支持非连续的clk时钟功能。
加班猫
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2023-08-05 04:01
fpga开发
ANC-ZKUXT2系列
FPGA
隔离卡网闸版DPDK虚拟kni网口
1.环境配置及依赖工具，在DPDK使用方法一文中已经介绍，不再重复yumgroupinstall"DevelopmentTools"-y //ForRHEL/Fedoraaptinstall-ybuild-essential //ForUbuntu/Debian管理NUMA的库：yuminstall-ynumactl-devel //ForRHEL/Fedoraaptinstall-ylibnum
Jim w
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2023-08-05 04:31
fpga开发
FPGA
基础学习(3) -- 跨时钟域处理方法
1.时钟域假如设计中所有的触发器都使用一个全局网络，比如
FPGA
的主时钟输入，那么我们说这个设计只有一个时钟域。
攻城狮Bell
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2023-08-05 03:45
FPGA
FPGA
跨时钟域
FPGA
跨时钟域处理方法
跨时钟域的信号分为两类，一类是单比特的信号，一类是多比特的信号。这两类信号无论是快时钟域到慢时钟域还是慢时钟域到快时钟域，无论是流数据还是控制信号，都可以使用异步FIFO进行同步。因此下文分类的不同情景，每一种情景都可以使用异步FIFO进行同步，后文就不作介绍。但需要注意的是，快时钟域到慢时钟域的同步，在使用异步FIFO时，快时钟域平均流量是不能大于慢时钟域的处理速度的，否则数据会丢失，这其实与是
yang)
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2023-08-05 03:13
fpga
【CDC 设计】
FPGA
跨时钟域设计方法
目录跨时钟域介绍建立时间和保持时间建立时间保持时间局部同步设计概念跨时钟域的问题同步化多时钟域设计的分类亚稳态什么是亚稳态引起亚稳态的原因亚稳态对系统可靠性的危害如何减少亚稳态的风险单一时钟域内信号跨时钟域的信号同步化技术同步器同步器的分类电平同步器边沿检测同步器脉冲同步器同步器设计推荐的做法使用同步器需要注意的问题总线信号跨时钟域保持寄存器和握手FIFOFIFO写满和读空标志的产生总结跨时钟域介
Linest-5
·
2023-08-05 03:42
FPGA
fpga开发
跨时钟域处理
CDC
FIFO
IC设计
vivado中ila的使用方法记录
ILA工具生成方法一、ILA工具介绍在
FPGA
的开发中，当完成代码设计后，为了验证代码的准确性和各种不同条件下的可靠性，往往需要优先想到通过逻辑仿真进行相关验证。
@晓凡
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2023-08-04 16:25
FPGA学习之路
fpga开发
vivado sdk debug生成参数曲线_Vivado之ILA详解
关注、星标公众号，直达精彩内容来源：ZYNQ整理：watchmanILA简介集成逻辑分析仪(IntegratedLogicAnalyzer：ILA)功能允许用户在
FPGA
设备上执行系统内调试后实现的设计
IT巫师
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2023-08-04 16:48
vivado
sdk
debug生成参数曲线
EGO1—实现8选1的数据选择器74HC151
数字设计
FPGA
应用，第三章组合逻辑设计和VIVADO进阶，课程设计性质的作业题1第一题：构建工程，实现8选1的数据选择器74HC151,编写仿真代码进行测试，将该工程并生成IP核。
unique_ZRF
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2023-08-04 16:18
FPGA
fpga开发
Verilog 实现流水灯
框架设计3.3、功能模块划分3.4、时序信号图3.5、代码实现3.6、测试文件3.7、上板验证4、总结1、实验平台软件：PC、QuartusPrime18.1、Modelsim10.5b硬件：Altera
FPGA
青柠Miya
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2023-08-04 16:46
FPGA学习
fpga开发
verilog设计
Quartus Prime 软件 USB-blaster 驱动安装失败【已解决】
试图将驱动程序添加到存储区时遇到问题2.2高级重启禁用数字签名2.3下载驱动2.4检查是否安装多版本quartus2.5错误代码392.6设备描述符请求失败2.7更新驱动后，设别管理器显示，但Quartus不显示一、安装步骤1、将
FPGA
青柠Miya
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2023-08-04 16:16
FPGA学习
fpga
驱动程序
FPGA
技术面试题
一、串行接口1、串行接口与并行接口区别串行接口是数据线一根线，通过串行协议传输数据，比如uart并行接口是一个数据在多根数据线并行传输，比如rgb888、rgb565等等2、什么是总线，有什么特点核心：多个设备共用数据线3、Spi有几种模式，分别是什么4种，CPHACPOL分别是scl默认电平低电平、高电平两种sda在时钟的第一个时钟沿、第二个时钟沿数据生效两种4、i2c和spi总线如何实现多机通
青柠Miya
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2023-08-04 16:15
fpga
面试
fpga/cpld
verilog
Vivado中ILA（集成逻辑分析仪）的使用
2.2.1GeneralOptions2.2.2ProbePorts三、ILA调用四、ILA联调4.1信号窗口4.2波形窗口4.3状态窗口4.4设置窗口4.5触发条件设置窗口4.6联合调试五、写在最后一、写在前面 在
FPGA
锅巴不加盐
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2023-08-04 16:45
#
工具篇
fpga开发
硬件工程
vivado
IP核
在线调试
【数字IC/
FPGA
】UART的Verilog实现
UART通用异步收发器(UniversalAsynchronousReceiver／Transmitter，UART)可以和各种标准串行接口，如RS232和RS485等进行全双工异步通信，具有传输距离远、成本低、可靠性高等优点。一般UART由专用芯片如8250，16450来实现，但专用芯片引脚都较多，内含许多辅助功能，在实际使用时往往只需要用到UART的基本功能，使用专用芯片会造成资源浪费和成本提
FPGA硅农
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2023-08-04 16:15
FPGA
数字IC设计
fpga开发
数字IC设计
ILA(集成逻辑分析器)的使用
本文内容学习自正点原子ZYNQ领航者
FPGA
视频-P71.ILA介绍ILA(IntegratedLogicAnalyzer)集成逻辑分析器:即Vivado的在线逻辑分析仪，其借用了传统逻辑分析仪的理念以及大部分的功能
矮个史蒂芬
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2023-08-04 16:43
Vivado
FPGA
学习 Vivado使用篇之ILA（逻辑分析仪）
ILA(IntegratedLogicAnalyzer)，集成逻辑分析仪，允许用户在
FPGA
设备上执行系统内的调试。作为一名
FPGA
工程师，掌握在线调试工具进行时序分析是必备的职业技能之一。
开局一根电烙铁d
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2023-08-04 16:08
Vivado
fpga开发
FPGA
通过一个按键控制三个LED灯亮灭（状态机法）
FPGA
型号：CycloneIVEPFCE10F17C8开发工具：Quartus13.0专业版Modelsim10.1d文章目录状态机一、设计思路二、代码设计1.顶层代码2.测试代码三、仿真状态机状态机由状态寄存器和组合逻辑电路构成
FPGA小白菜
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2023-08-04 16:07
fpga开发
嵌入式硬件
FPGA
PLL锁相环控制LED闪烁程序设计与仿真
它可以将
FPGA
的系统时钟转化所需的倍频及相位时钟，是IC开发中很重要的一个部分。PLL
FPGA小白菜
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2023-08-04 16:07
FPGA
fpga开发
嵌入式硬件
【
FPGA
学习】ISE调试助手：逻辑分析仪（ChipScope Pro）
是一个可以随时监测
FPGA
数据变化的一个便捷工具，而且Schipscopepro并不是一个仿真工具，准确地说，应该是一个强大的嵌入式示波器。
jkgkj
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2023-08-04 16:07
Spartan-6
fpga开发
学习
verilog基础运算——拼接运算、全加器、阻塞与非阻塞、D触发器、移位寄存器、8-3编码器、3-8解码器等
verilog基础运算与
FPGA
中LUT的理解1、verilog位拼接运算符位拼接运算符定义和tb仿真2、三人表决器确定输入输出以及真值表根据真值表写出输出表达式根据表达式得到逻辑电路图3、半加器半加器是对两个一位二进制数进行相加
Fighting_XH
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2023-08-04 16:34
FPGA基础
modelsim仿真
verilog
fpga开发
硬件
数电第七周实验：从全加器到四位串行进位加法器
要求：2.用VerilogHDL实现并在
FPGA
开发板上验证。
Enoshima
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2023-08-04 16:04
verilog
FPGA
学习专题-ADC的使用
ADC,即模拟转数字。可以将连续的模拟信号采样后，输出离散的数字信号，所谓数字信号，就是用“0”或者“1”这两个单元来表示一个值，这也是MCU所能识别的信号。所以，模拟转数字是非常有必要的。此次需求的来源是采集正弦波信号，经ADC采样后把数据传给FFT模块计算，从而进行频谱分析。首先介绍一下本次使用的ADC芯片:ADC128S022。我们好好来分析分析这个芯片，其他的芯片基本上是万变不离其宗。1.
南山维拉
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2023-08-04 16:33
Quartus
fpga开发
硬件工程
FPGA
— Vivado下ILA(逻辑分析仪)详细使用方法
使用软件：Vivado开发板：EGO1采用XilinxArtix-7系列XC7A35T-1CSG324C
FPGA
使用程序：按键案例ILA详细使用方法一、ILA简介二、ILA的使用方法方法1—使用IP核创建
unique_ZRF
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2023-08-04 16:32
FPGA
fpga开发
FPGA
实现二进制转BCD码
4bit二进制码表示一个十进制码例如，432（d）=0100-0011-0010（bcd）这里具体的判断方法为：（满5）加3法二进制位宽为W，则BCD位宽只需要（W+(W-4)/3+1）位2、参考链接
FPGA
Verilog
青柠Miya
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2023-08-04 16:01
FPGA学习
fpga开发
算法
bcd实现
【
FPGA
】Verilog：模块化组合逻辑电路设计 | 半加器 | 全加器 | 串行加法器 | 子模块 | 主模块
前言：本章内容主要是演示Vivado下利用Verilog语言进行电路设计、仿真、综合和下载示例：加法器功能特性：采用XilinxArtix-7XC7A35T芯片配置方式：USB-JTAG/SPIFlash高达100MHz的内部时钟速度存储器：2MbitSRAMN25Q064ASPIFlash（样图旧款为N25Q032A）通用IO：Switch：x8LED：x16Button：x5DIP：x8通用扩
流继承
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2023-08-04 16:01
FPGA玩板子
fpga开发
Verilog
FPGA
高速A/D数据采集（AD9226）
FPGA
驱动AD9226采集模拟信号并读取转换结果至寄存器。文章目录前言一、AD9226时序图二、具体思路1.需求分析2.代码示例总结前言：AD9226是一种流水线形式的单通道ADC模数转换器。
FPGA小白菜
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2023-08-04 16:00
FPGA
数据采集
fpga开发
嵌入式硬件
开源的 Python 抢票神器，过年回家就看这一波了！
本文的文字及图片来源于网络,仅供学习、交流使用,不具有任何商业用途,版权归原作者所有,如有问题请及时联系我们以作处理本文章来自腾讯云作者：python
学习教程
春运即将到来，抢票回家又该提上日程了！
孤城暮雨丶
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2023-08-04 14:32
论文阅读：Azure Accelerated Networking: SmartNICs in the Public Cloud
我们介绍了Azure加速网络（AccelNet），这是使用基于
FPGA
的自定义AzureSmartNIC将主机网络卸载到硬件的解
阿明DunDunDun
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2023-08-04 14:22
基于龙芯+国产
FPGA
的VPX以太网交换板设计（二）
3.1板卡技术要求3.1.1主要性能指标本着向下兼容的原则，以太网交换板的设计尽量保留传统信息处理平台的基本功能和接口，重点考虑提升设备的性能和扩展性。本课题以太网交换板的主要性能指标如下：（1）具有大容量无阻塞的交换功能；交换容量不小于16Gbps；（2）支持千兆光以太网接口和电以太网接口；（3）单节点实时业务无丢包，平均转发时延≤1ms。3.1.2主要物理接口按照VPX标准要求，结合实际应用需
深圳信迈科技DSP+ARM+FPGA
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2023-08-04 10:46
国产ARM+FPGA
国产FPGA
VPX
交换机
伺服电机的三种控制方式与三闭环控制
（项目）
FPGA
双电机主从快速稳定控制实现第一章伺服电机的三种控制方式与三闭环控制伺服电机的三种控制方式与三闭环控制（项目）
FPGA
双电机主从快速稳定控制实现前言一、电机控制方式二、电机三个闭环负反馈PID
Chance Z
·
2023-08-04 03:04
电机控制
嵌入式硬件
Linux命令
学习教程
【建议收藏】
**大家好，我是辣条。**目录一、操作系统二、虚拟机软件三、Ubuntu操作系统四、Linux内核及发行版五、查看目录命令六、切换目录命令七、绝对路径和相对路径八、创建、删除文件及目录命令九、复制、移动文件及目录命令十、终端命令格式的组成十一、查看命令帮助十二、ls命令选项十三、mkdir和rm命令选项十四、cp和mv命令选项十五、重定向命令十六、查看文件内容命令十七、链接命令十八、文本搜索命令十
五包辣条
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2023-08-04 02:03
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