FPGA开发笔记

【数字系统】组合逻辑电路设计：4-2线优先编码器/2-4线译码器/比较器/全加器 Quartus II 环境/Verilog HDL语言/编程+仿真+开发板/FPGA/CPLD/EDA

一、实验要求1.编码／译码器的设计与实现；比较器的设计与实现；全加器的设计与实现；2.在QuartusII环境下，运用VerilogHDL语言进行编程开发，并完成对电路工作情况的仿真模拟；3.完成配置程序的下载，并在开发板上对程序进行功能验证。二、实验过程步骤1、设计模块1：四线—二线优先编码器pre_encode4_2a.模块功能要求编码器通常分为两大类：普通编码器和优先编码器。其中普通编码器就
StormBorn_·2023-11-12 00:07

EDA实验----四选一多路选择器设计(QuartusII)

二．实验仪器设备1.PC机一台2.FPGA实验开发系统一套。三．实验原理：4选1对应
Gretel Tade·2023-11-11 23:34

vue3 admin后台管理开发笔记

在线体验链接：http://amv3admin.top/#/login项目地址：https://gitee.com/xiao-ming-1999/am-vue3.gitvscode开发vue3插件：volar（使用此插件时，把vetur禁用，vetur是vue2插件）1、开发依赖下载vue3脚手架并配置路由（vue3+vue-router4+vite+eslint+pinia）创建vite项目np
FF_XM·2023-11-11 21:43

fpga python_PYNQ:使用Python进行FPGA开发

未经私信同意禁止转载！前言PYNQ就是python+ZYNQ的意思，简单来说就是使用python在Xilinx的ZYNQ平台上进行开发。是Xilinx开发的一个新的开源框架，使嵌入式编程人员能够在无需设计可编程逻辑电路的情况下即可充分发挥XilinxZynqAllProgrammableSoC(APSoC)的功能。PYNQ-Z2开发板是最近刚推出的低成本的支持PYQN开发环境的demo板。淘宝上单
weixin_39657575·2023-11-11 18:37

FPGA_Quartus 如何生成 jic 文件

打开要转换jic的工程文件，打开File——ConvertProgrammingFiles。如图所示：进入下面界面后，在框1处选择将要转换的目标文件类型（jic），在框2处选择配置芯片的型号（此处选择EPCS16），在框3处选择目标文件的名称及保存路径，然后选中框4处再点击界面右边的“AddFile”按钮选择要转换的sof文件，最后点击框5处在点击右边的“AddDevice”按钮选择目标器件。以上
自小吃多·2023-11-11 11:23

FPGA运算

那么原码分别为a=6b‘101101,b=6'b101011,补码分别是a=6’b110011，b=6‘b110101；如果想在fpga中实现a*b，则需要将a和b用补码来定义，a*b得到11’b00010001111
红糖果仁沙琪玛·2023-11-11 11:44

【紫光同创国产FPGA教程】——【PGL22G第十一章】以太网传输实验例程

www.meyesemi.com)适用于板卡型号：紫光同创PGL22G开发平台（盘古22K）一：盘古22K开发板（紫光同创PGL22G开发平台）简介盘古22K开发板是基于紫光同创Logos系列PGL22G芯片设计的一款FPGA
小眼睛FPGA·2023-11-11 11:44

FPGA与STM32_FSMC总线通信实验

FPGA与STM32_FSMC总线通信实验内部存储器IP核的参数设置创建IP核FPGA代码STM32标准库的程序STM32F407上自带FSMC控制器，通过FSMC总线的地址复用模式实现STM32与FPGA
自小吃多·2023-11-11 11:43

MCU平台使用SPI-DirectC实现FPGA在线升级

本文介绍在MCU平台上使用SPI-DirectC实现FPGA的在线升级功能。
propor·2023-11-11 09:55

DCMTK开发笔记（一）：我的第一个DCMTK demo

实验平台VisualStudio2010已编译的DCMTK3.6.2Debugx64版本关于DCMTK的编译方法，参见DCMTK3.6.2（MD支持库）与MicrosoftVisualStudio2017开发环境的搭建实验步骤在VS2010中新建VisualC++Win32控制台应用程序空项目，命名为DcmtkDemo在源文件中添加新建项.cpp文件，命名为main.cpp粘贴如下测试代码，代码来
CaLMdoWN_·2023-11-10 23:22

基于FPGA的EMAC模块与FIFO模块：高速数据传输与存储

基于FPGA的EMAC模块与FIFO模块：高速数据传输与存储在现代社会，高速数据传输和存储是信息技术领域的关键问题之一。而基于FPGA的EMAC模块与FIFO模块则成为了解决这些问题的重要途径。
mYlEaVeiSmVp·2023-11-10 23:15

ov5640帧率配置_FPGA配置OV5640摄像头及RGB图像数据采集

1`timescale1ns/1ps234modulereg_config(5inputclk,6inputrst_n,78inputen,9outputfinish,1011inoutsio_d,12outputsio_c13);1415localparamWR_ID=8'h78;16localparamRW_CTRL=2'b11;//读17wiresio_out_en;18wiresio_ou
Aconitine·2023-11-10 22:51

MIPI配置的OV5640的使用

MIPI摄像头的数据输入FPGA的数据流：NLane差分串行输入————串转并模块————字节对齐处理————Lane同步处理处理————逆转LLP:Unpacked处理————Byte转Pixel处理此后写入
NoNoUnknow·2023-11-10 22:41

工业数据与数据采集应用如何在ARM+FPGA异核架构的米尔MYC-JX8MMA7核心板应用

而基于ARM和FPGA架构的嵌入式系统自带丰富外设接口，具备高清显示、高速传输等功能，还可以并行完
Jason_zhao_MR·2023-11-10 21:37

FPGA数据的串并之间的转化

问题：在课程设计中，需要数据的输入和输出，但只有一根线作为输入，一根线作为输出需求：实现输入输出过程中的串并转换具体数据的串并转换思想：对于数据，采用移位寄存器的思想，一位一位的实现数据的输入和输出，注意时钟的频率，就可以不产生问题。具体代码如下：//4位的输出，最高位一次输出，并行转串行输出always@(posedgem_clk)//串行译码输出begindataout<=out_buff[3
一枚努力的程序猿·2023-11-10 13:37

FPGA(二)——基于FPGA的UART收发模块设计

一.UART协议基本原理1.UART协议介绍通用异步收发传输器（UniversalAsynchronousReceiver/Transmitter)，通常称作UART。它将要传输的资料在串行通信与并行通信之间加以转换。作为把并行输入信号转成串行输出信号的芯片，UART通常被集成于其他通讯接口的连结上。具体实物表现为独立的模块化芯片，或作为集成于微处理器中的周边设备。一般是RS-232C规格的，与类
Cascatrix·2023-11-10 13:35

基于Verilog设计的复位电路设计

相信大家在学习FPGA或者ASIC的时候都有如下的疑问：1、数字逻辑为什么需要复位？2、FPGA板上面没有复位按键怎么办？3、复位只有通过按键复位一个控制方式吗？4、同步复位好还是
暴龙战士~·2023-11-10 13:04

FPGA—串口RS232（附实现代码）

目录1.理论1.1串口简介1.2RS232信号线1.3RS232通信协议简介2.实操2.1硬件资源2.2顶层模块2.2.1模块说明2.2.2RTL代码2.2.3仿真验证2.3串口数据接收模块2.3.1模块说明2.3.2波形设计2.3.3RTL代码2.3.4仿真验证2.4串口数据发送模块2.4.1模块说明2.4.2波形设计编辑2.4.3RTL代码2.4.4仿真部分2.5上板测试3.总结1.理论通用异
咖啡0糖·2023-11-10 13:30

m基于FPGA的数据串并并串转换系统verilog实现,包含testbench,可以配置并行数量

目录1.算法仿真效果2.算法涉及理论知识概要3.Verilog核心程序4.完整算法代码文件1.算法仿真效果本系统进行了两个平台的开发，分别是：Vivado2019.2Quartusii18.0+ModelSim-Altera6.6dStarterEdition其中Vivado2019.2仿真结果如下：分别进行2路，4路，8路，16路并行串行转换Quartusii18.0+ModelSim-Alte
我爱C编程·2023-11-10 13:29

原语：串并转换器

OSERDESE2允许DDR功能参考：FPGA原语学习与整理第二弹，OSERDESE2串并转换器-知乎(zhihu.com)正点原子。
NoNoUnknow·2023-11-10 13:57

基于FPGA的PCIe-Aurora 8/10音频数据协议转换系统设计阅读笔记

Pcie相关笔记：1、Pcie采用端到端的传输方式，比如从PC—FPGA。其拓扑结构如下：其中Switch相当于有互联选择作用，
Fighting_FPGA·2023-11-10 13:27

FPGA设计过程中有关数据之间的并串转化

1.原理并串转化是指的是完成串行传输和并行传输两种传输方式之间的转换的技术，通过移位寄存器可以实现串并转换。串转并，将数据移位保存在寄存器中，再将寄存器的数值同时输出；并转串，将数据先进行移位，再讲寄存器中的最高位或者最低位的数据串行输出。关键点：（1）串并转换的关键是在于触发器链，通过依次移位，输出最终结果。（2）串并转换的思想是在设计中平衡面积和速度的要求，并行速度快，串行面积小。（3）串并转
暴龙战士~·2023-11-10 13:55

vivado时序分析-2时序分析关键概念

例如，以AMDFPGA为目标的设计必须通过以下4项分析：•慢速角(SlowCorner)中的最大延迟分析•
cckkppll·2023-11-10 13:24

通过FPGA实现RGB转HSV的图像处理功能

1.问题描述：2.部分程序：//Hcal_Hcal_H_u(.i_clk(~i_TxClk),.i_rst(i_rst),.i_LVAL(w_LVAL),.i_Vmax(w_Vmax),.i_Vmin(w_Vmin),.i_PA_R(w_PA_R),.i_PB_G(w_PB_G),.i_PC_B(w_PC_B),.o_H(o_H),.o_test1(),.o_test2(),.o_test3(w_
fpga和matlab·2023-11-10 07:37

【紫光同创国产FPGA教程】——【PGL22G第五章】序列检测器实验例程

需授权并注明出处适用于板卡型号：紫光同创PGL22G开发平台（盘古22K）一：盘古22K开发板（紫光同创PGL22G开发平台）简介盘古22K开发板是基于紫光同创Logos系列PGL22G芯片设计的一款FPGA
小眼睛FPGA·2023-11-10 07:04

【紫光同创国产FPGA教程】——PDS安装教程

本原创教程由深圳市小眼睛科技有限公司创作，版权归本公司所有，如需转载，需授权并注明出处一：软件简介PangoDesignSuite是紫光同创基于多年FPGA开发软件技术攻关与工程实践经验而研发的一款拥有国产自主知识产权的大规模
小眼睛FPGA·2023-11-10 07:04

【紫光同创国产FPGA教程】【PGL50H第四章】串口收发实验例程

核心板由FPGA+2颗DDR3+Flash+电源及复位构成，承担FPGA的
小眼睛FPGA·2023-11-10 07:34

【紫光同创国产FPGA教程】【PGL50H第五章】HDMI 实验例程

核心板由FPGA+2颗DDR3+Flash+电源及复位构成，承担FPGA的
小眼睛FPGA·2023-11-10 07:34

【紫光同创国产FPGA教程】——【PGL22G第二章】键控流水灯实验例程

需授权并注明出处适用于板卡型号：紫光同创PGL22G开发平台（盘古22K）一：盘古22K开发板（紫光同创PGL22G开发平台）简介盘古22K开发板是基于紫光同创Logos系列PGL22G芯片设计的一款FPGA
小眼睛FPGA·2023-11-10 07:34

【紫光同创国产FPGA教程】——【PGL22G第四章】数字时钟实验例程

需授权并注明出处适用于板卡型号：紫光同创PGL22G开发平台（盘古22K）一：盘古22K开发板（紫光同创PGL22G开发平台）简介盘古22K开发板是基于紫光同创Logos系列PGL22G芯片设计的一款FPGA
小眼睛FPGA·2023-11-10 07:34

【紫光同创国产FPGA教程】【PGL50H第三章】I2C 读写实验例程

核心板由FPGA+2颗DDR3+Flash+电源及复位构成，承担FPGA的
小眼睛FPGA·2023-11-10 07:04

【紫光同创国产FPGA教程】【PGL50H第一章】LED 流水灯实验例程

核心板由FPGA+2颗DDR3+Flash+电源及复位构成，承担FPGA的
小眼睛FPGA·2023-11-10 07:03

基于FPGA的图像RGB转HSV实现,包含testbench和MATLAB辅助验证程序

目录1.算法运行效果图预览2.算法运行软件版本3.部分核心程序4.算法理论概述4.1.RGB与HSV色彩空间4.2.RGB到HSV转换原理5.算法完整程序工程1.算法运行效果图预览将FPGA的仿真结果导入到
简简单单做算法·2023-11-10 07:01

【紫光同创国产FPGA教程】——【PGL22G第九章】HDMI环路实验例程

需授权并注明出处适用于板卡型号：紫光同创PGL22G开发平台（盘古22K）一：盘古22K开发板（紫光同创PGL22G开发平台）简介盘古22K开发板是基于紫光同创Logos系列PGL22G芯片设计的一款FPGA
小眼睛FPGA·2023-11-10 07:31

笔试|面试|FPGA知识点大全系列(4)

文章目录前言19.IC设计流程1)确定项目需求2)前端设计3)RTL实现4)功能验证5)逻辑综合+DFT6)形式验证7)静态时序分析8)后端设计20.对数字IC设计的理解总结往期精彩前言本文首发于微信公众号19.IC设计流程1)确定项目需求首先做一款芯片需要有市场，有了市场的需求我们就可以设计芯片的spec(规格说明)了。先由架构工程师设计架构，确定芯片的功能，然后用算法进行模拟仿真，最后得出一个
Dawn_yuan·2023-11-10 06:22

Java基础总结

还是用FPGA？Java基础总结原创2015年05月24日19:11:56483020-->1.基本类型1.在程序设计中经常用到一系列类型（基本类型），它们需要特殊对待。
qq_39744911·2023-11-10 04:39

fpga时序相关概念与理解

一、基本概念理解对于数字系统而言，建立时间（setuptime）和保持时间（holdtime）是数字电路时序的基础。数字电路系统的稳定性，基本取决于时序是否满足建立时间和保持时间。建立时间Tsu：触发器的时钟信号触发沿到来以前，数据要维持稳定不变的时间。如果D进入Tsu后仍然变化（如图1），就不满足建立时间，可能出现亚稳态。保持时间Th：触发器的时钟信号触发沿到来以后，数据要维持稳定不变的时间。如
little ur baby·2023-11-10 03:24

大数据开发笔记（十）：Hbase实践

✨大数据开发笔记推荐：大数据开发面试知识点总结_GoAI的博客-CSDN博客_大数据开发面试本文详细介绍大数据hadoop生态圈各部分知识，包括不限于hdfs、yarn、mapreduce、hive、sqoop
GoAI·2023-11-10 02:56

测试开发笔记2023年10月精华版

测试开发笔记2023年9月精华版1、关于用例标题和步骤描述的内容2、流量录制回放使用感受3、pytestx更新日志2023.10.94、我认为的测试开发核心竞争力
自动化代码美学·2023-11-10 01:33

AD9371+ZYNQ结构中JESD204B IP核的AXI_STREAM接口数据结构

以fpga端的rx为例：ZYNQjesd204b中rx的axi_stream接口的位宽n与配置的LANE数量L有关，n=32L，如下图所示（L为2）：去解析rx_tdate的数据时需要参考AD9371的
哈塞给，套离开套·2023-11-09 20:58

在linux下使用am335x的DMA

[本文首发于cnblogs，作者：byeyear，Email：[email protected]]这几天在弄am3358的DMA，简化应用环境如下：am3358的FSMC接了一片FPGA；FPGA上接ADC；am3358
yebanguhe·2023-11-09 20:22

TCP/IP协议栈设计—TCP设计实现小结

TCP/IP协议栈设计—TCP设计实现小结设计目的：在FPGA上采用纯Verilog描述的方式，实现可定制裁剪的TCPIP硬件协议栈，并加入超时重传、滑动窗口等优化算法，最终希望实现传输速率能超过200MHz
时间看得见·2023-11-09 17:05

winui3开发笔记（二）自定义标题栏

参考文章链接：https://www.programminghunter.com/article/46392310600/注意事项获取AppWindowTitleBar的实例并设置其颜色属性时，InitializeTitleBar(AppWindow.TitleBar);，只适用于WindowsAppSDK1.2及以上，所以如果用win10开发，最多1.0，之前一直没有发现时开发系统环境问题，根本
浅墨入画，岁月入禅·2023-11-09 15:02

winui 3开发笔记（一）

winui开发笔记winui开发大多参照官方文档，各种组件除了开发文档，还有winui3gallery这个软件可以参考，高级组件参考windowcommunitytoolkitgallery。
浅墨入画，岁月入禅·2023-11-09 15:27

FPGA中实现PLL分频

可以通过创建原理图的方式来实现，具体流程可以参考我的另一篇文章（调用滤波器）。产生的原理图为：测试代码如下：`timescale1ns/1ps////Company://Engineer:////CreateDate:2021/08/1310:30:44//DesignName://ModuleName:tb_PLL//ProjectName://TargetDevices://ToolVersi
George_ray·2023-11-09 11:57

FPGA的学习：5分频的实现

首先先把偶分频的系统框图和时序图画出来。此次采用降频的原理，了解了原理之后，开始代码的编写。`timescale1ns/1nsmoduledivider_five(inputwiresys_clk,//系统时钟50Mhzinputwiresys_rst_n,//全局复位outputregclk_flag//指示系统时钟5分频后的脉冲标志信号);reg[2:0]cnt;//用于计数的寄存器//cnt
石小舟·2023-11-09 11:26

八分频FPGA设计

八分频FPGAVerilog设计顶层模块modulesiv(clk,pwm);inputclk;outputregpwm;reg[2:0]c;always@(posedgeclk)beginc<=c+1
Mr. Qu·2023-11-09 11:56

FPGA学习记录（1）＜使用FPGA实现5分频＞

目录一、电路中的亚稳态以及解决方式1、什么是建立时间与保持时间2、为什么需要建立时间与保持时间3、如何解决亚稳态以及方式亚稳态的传播二、系统最高时钟频率计算&流水线思想1、系统最高频率2、流水线思想三、Verilog语言实现一个频占比达50%的5分频1、n.v2、testbench.v3、仿真波形一、电路中的亚稳态以及解决方式1、什么是建立时间与保持时间建立时间：触发器在时钟上升沿到来之前，数据输
雨觞醉月·2023-11-09 11:54

通用奇数分频FPGA设计

奇数分频FPGA设计--完整Verilog程序为CSDN资源的clk_div3模块部分核心程序：仿真结果：小结：上述程序思路。
时间看得见·2023-11-09 11:22

【FPGA学习】时钟分频

概况：用一个频率块的时钟产生一个频率小的时钟实验目的：掌握任意就分频的写法原理：一般来说开发板上面只有一个晶振，即只有一种时钟频率，但是我们有时候需要用到不同频率的时钟，若想要更慢的时钟，则可以将该固定的是何种进行分频，若想要更快的时钟，则可以在这个固定的时钟上进行倍频。无论是分频还是倍频，我们都有两种方法，一种你是使用pll核，另外一种是手动用veriloghdl描述。（适用于整数比的分频），只
jkgkj·2023-11-09 11:19
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