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FPGA时序分析
FPGA
提高DDR工作效率的实践方案
FPGA
提高DDR工作效率的实践方案在数据存储与处理的应用中,DDR(DoubleDataRate)内存是一种广泛应用的技术。
python&matlab
·
2023-08-12 02:09
fpga开发
matlab
F7--DDR4的读写测试-2023-08-11
1.场景7系列的
FPGA
芯片不支持DDR4,使用DDR4需要更高性能的
FPGA
芯片,这里用到Kintexultrascale+是支持DDR4的,具体
FPGA
芯片是XCKU3P-2FFVA676I,DDR4
晓晓暮雨潇潇
·
2023-08-11 22:05
FPGA积累——基础篇
DDR4
MIG
FPGA
vivado
Detector定位算法在
FPGA
中的实现——section1 原理推导
关于算法在
FPGA
中的实现,本次利用业余的时间推出一个系列章节,专门记录从算法的推导、Matlab的实现、
FPGA
的移植开发与仿真做一次完整的
FPGA
算法开发,在此做一下相关的记录和总结,做到温故知新。
扣脑壳的FPGAer
·
2023-08-11 21:46
modelsim功能仿真
FPGA硬件
fpga开发
算法
7系列
FPGA
数据手册:概述------中文翻译版
7系列
FPGA
数据手册:概述------中文翻译版总体介绍7系列
FPGA
功能摘要Spartan-7系列
FPGA
功能摘要Artix-7系列
FPGA
功能摘要Kintex-7系列
FPGA
功能摘要Virtex-
KSY至上主义者
·
2023-08-11 14:33
FPGA
fpga
FPGA
芯片介绍
FPGA
芯片介绍1)引言给
FPGA
一个支点,它可以撬动整个数字逻辑。
宁静致远future
·
2023-08-11 14:32
FPGA铁杵磨针
AG1280Q48是AGM
FPGA
中最具代表性的小封装
FPGA
AGM
FPGA
因为开发简单,产品性价比高,受到了很多客户的欢迎。本文将分享一下AG1280Q48这个型号的一些产品特点。
HIZYUAN
·
2023-08-11 14:31
海振远技术分享课堂
FPGA大讲堂
fpga开发
超低成本
FPGA
JTAG方案
今天给大家带来一款超低成本的
FPGA
JTAG方案,硬件核心是用树莓派Pico,使用相关芯片自己制作JTAG则非常便宜,RP2040某宝的报价只有4元,所以自己制作成本非常低廉,当然使用Pico成本也不是很高
碎碎思
·
2023-08-11 14:30
fpga开发
FPGA
应用学习笔记----定点除法的实现
除以2可以这样移位迭代除法,就是直接除迭代除法,就是直接除除数左移,被除数减去除数,余数大于0则商数置1然后左移,余数作为被减数左移,再减除数,再看余数是否大于0,若大于0,还是这样操作,若小于0,则商数为0,且余数直接等于上次的余数synplifypro自动对定点操作实现这类结构,对整数并自动地优化不利用位
ElE rookie
·
2023-08-11 14:13
学习
笔记
fpga开发
FPGA
应用学习-----FIFO双口ram解决时钟域+asic样机的时钟选通
分割同步模块asic时钟的门控时钟,
fpga
是不推荐采用门控时钟的,有很多方法移除
fpga
的时钟选通。如果是asic采用门控,
fpga
不采用不是在内部内部就一个ram双口的相位控制!!!
ElE rookie
·
2023-08-11 11:36
fpga开发
学习
EP4CE6E22C8
FPGA
最小系统电路原理图+PCB源文件
资料下载地址:EP4CE6E22C8
FPGA
最小系统电路原理图+PCB源文件一、原理图二、PCB
森旺电子
·
2023-08-11 11:36
FPGA
fpga开发
[
FPGA
开发]解决正点原子Xilinx下载器无法下载、灯不亮的问题
问题描述使用正点原子的Xilinx下载器下载时,电脑无法识别下载器,Vivado无法识别开发版。问题解决1.检查XIlinx下载器的灯是否亮起。亮灯说明解决方法红灯亮起下载器可以连接到PC检查开发版是否供电正常蓝灯亮起下载器可以连接到PC,下载器可以连接到开发版正常状态灯不亮下载器无法连接到PC1.换用更高质量的USB线。2.使用万用表检测下载器是否有问题2.其他可能是驱动没有安装好,试试下述解决
Archer-
·
2023-08-11 11:05
FPAG
fpga开发
16通道AD采集FMC子卡推荐哪些?
FMC149是一款16通道65MHz采样率14位直流耦合AD采集FMC子卡,符合VITA57.1规范,可以作为一个理想的IO模块耦合至
FPGA
前端,16通道AD通过FMC连接器(HPC)连接至
FPGA
从而大大降低了系统信号延迟
北京青翼科技
·
2023-08-11 11:35
fpga开发
精通DC-DC电源转换电路设计:11个关键要素解析
嵌入式工程师通常对单片机、ARM、DSP、
FPGA
等设备具有熟练的操作能力。然而,在进行系统设计时,为电源系统供电是一项重要的任务。
深圳市颖特新科技有限公司
·
2023-08-11 06:57
半导体
嵌入式硬件
北京多铁克
FPGA
笔试题目
1、使用D触发器来实现二分频2、序列检测器,检测101,输出1,其余情况输出0moduleDetect_101(inputclk,inputrst_n,inputdata,//输入的序列outputregflag_101//检测到101序列的输出标志);parameterS0=2'd0;S1=2'd1;S2=2'd2;S4=2'd3;reg[1:0]state,n_state;//序列检测器,输出
chenyu128
·
2023-08-10 12:40
fpga开发
FPGA
外部触发信号毛刺产生及滤波
1、背景最近在某个项目中,遇到输入给
FPGA
管脚的外部触发信号因为有毛刺产生,导致
FPGA
接收到的外部触发信号数量多于实际值。
CAOXUN_FPGA
·
2023-08-10 12:38
FPGA应用篇
fpga开发
全志A40i+Logos
FPGA
核心板(4核ARM Cortex-A7)硬件说明
硬件资源SOM-TLA40iF核心板板载ARM、
FPGA
、ROM、RAM、晶振、电源、LED等硬件资源,并通过B2B连接方式引出IO。
Tronlong创龙
·
2023-08-10 10:28
嵌入式ARM
软硬件原理图规格资料平台
工业级核心板
A40i/T
3
linux
网络
arm开发
fpga开发
驱动开发
电力行业必看,国产评估板-全志科技T3开箱测评
目录1开箱2评估板介绍3接口测试4Docker容器测试5ARM+
FPGA
通信测试1、开箱评估板采用底板+邮票孔核心板方式,配套:(1)5个资料光盘。
Tronlong创龙
·
2023-08-10 10:57
全志T3
工业级核心板
嵌入式ARM
软硬件原理图规格资料平台
arm
fpga开发
嵌入式硬件
嵌入式
arm开发
基于Xilinx Zynq-7020/7010实现的双系统解决方案,低延时、低功耗,OpenAMP,ARM+
FPGA
现代工业设备系统要求越来越复杂,既要强大的多任务的事务处理能力,又需要低延时实时任务处理能力的需求,特别是工业自动化控制领域(如数控机床、机械臂)、电力监测领域(如DTU、继保设备、一二次融合设备)等应用场景尤为迫切。为了满足日益复杂的系统要求,基于XilinxZynq-7020/7010实现的双系统解决方案。XilinxZynq-7020/7010是一款集成双核ARMCortex-A9+Arti
Tronlong创龙
·
2023-08-10 10:27
工业级核心板
Xilinx
Zynq-7000
嵌入式ARM
软硬件原理图规格资料平台
嵌入式硬件
嵌入式
arm开发
linux
Xilinx Kintex-7视频案例开发|SDI视频输入和SDI视频输出案例
TLK7-EVM是一款基于XilinxKintex-7系列
FPGA
设计的高端评估板,由核心板和评估底板组成。核心板经过专业的PCBLayout和高低温测试验证,稳定可靠,可满足各种工业应用环境。
Tronlong创龙
·
2023-08-10 10:25
Xilinx
Kintex-7
工业级核心板
Xilinx
Zynq-7000
Xilinx
Kintex-7
SDI视频输入/输出案例
创龙科技TLK7-EVM评估板
基于
FPGA
的PID算法理论详解(1)
基于
FPGA
的PID算法理论详解(1)1概述比例-积分-微分(PID)控制是业内最常见的控制算法,在工业控制领域有很高的接受度。
LEEE@FPGA
·
2023-08-10 08:48
FPGA学习记录
fpga开发
算法
Verilog代码与VScode编辑器联合检测语法
语法检查器集成Modelsim的安装破解本文不再赘述,可选的Modelsim有与QuartusII集成的ModelsimAltera和单独的Modelsim,安装QuartusII可以进行简单的仿真和
FPGA
shabby爱学习
·
2023-08-10 08:48
vscode配置
编辑器
vscode
fpga开发
FPGA
应用学习笔记--时钟域的控制 亚稳态的解决
时钟域就是同一个时钟的区域,体现在laways语句边缘触发语句中,设计规模增大就会导致时钟不同步,有时差,就要设计多时钟域。会经过与门的延时产生的新时钟域,这种其实不推荐使用,但在ascl里面很常见在处理时钟域的信号传递,一般会有故障具有随机性,不同工艺出现问题的可能性不同,对于亚稳态的检测很少,故障很难被发现,要设计中要注意。要经过组合延时,就会起冲突,间隔不够数据要保证建立时间和保持时间才有效
ElE rookie
·
2023-08-10 05:12
fpga开发
学习
笔记
CUDA C++ Programming Guide
其它计算设备如
FPGA
,也是energyefficient,但是不如GPU的programflexibility。GPU和CPU的设计目标不同:1)CPU设计为:擅于executeasequenc
mutourend
·
2023-08-10 03:12
C++
cuda
数电
FPGA
实验:实验一 基于
FPGA
的计数器设计 (基本任务:采用原理图法设计一个十进制计数器,完成波形功能仿真和时序仿真。拓展任务1:采用原理图法设计一个六进制计数器,完成波形功能仿真和时序仿真)
实验一基于
FPGA
的计数器设计1.实验目的:(1)掌握QuartusⅡ软件的设计流程;(2)学习原理图设计方法和波形仿真方法。
superlistboy
·
2023-08-09 22:56
数电FPGA实验
数电实验
fpga开发
数电实验
数电
重邮
实验报告
【
FPGA
协议篇】UART通信及其verilog实现(代码采用传参实现模块通用性,适用于快速开发)
UART通信UART通信简介verilog实现顶层模块接收模块发送模块仿真波形实测结果UART通信简介即通用异步收发器(UniversalAsynchronousReceiver/Transmitter),是一种串行、异步、全双工的通信协议。特点是通信线路简单,适用于远距离通信,但传输速度慢。数据传输速率:波特率(单位:baud,波特)常见波特率有:1200、2400、4800、19200、384
mrVillain
·
2023-08-09 22:26
FPGA
基础知识
verilog
fpga
uart
基于
FPGA
等精度的实时测量频率和占空比
目录一、要求:二、指标要求三、等精度测频设计原理四、
时序分析
:五、模块设计1、计数器2、读数据3、数据处理4、数码管显示模块六、仿真分析1、计数模块A、测量1Mhz频率占空比为50%的信号的频率。
猪突猛进进进
·
2023-08-09 22:24
fpga开发
开发语言
个人作品
FPGA
FPGA
使用pwm波控制电机附带检测转速一、任务解析1.基础部分:任务要求:a.速度调节:设计输入电路,实现电机转数设定(10进制显示)。
cyh241
·
2023-08-09 22:24
简历
fpga开发
通过keil使用汇编语言生成二进制文件,并使用vivado仿真cortexm0处理器
本文不附加该书资源,请自行搜索其余相关资料:链接:https://pan.baidu.com/s/1eXJGQtEgLWh8gfwml0Rt8A提取码:0nx9新建Vivado工程在Vivado中新建工程,选择
FPGA
铭....
·
2023-08-09 18:15
超大规模集成电路课程相关
fpga开发
arm
fpga
clean
@echooffcall:CleanCodeDir%cd%pausegoto:eof:CleanCodeDirsetlocalENABLEDELAYEDEXPANSIONsetCodeDir=%~1for%%jin(tdftdbbpmddbqmsgsmsgsummaryhsdidbkptrptdb_infohb_infocdbhdblogdbrdbammdbdfpdpircfdbsigsofpin
路口游子
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2023-08-09 03:41
linux
运维
服务器
香山处理器跑仿真和跑
FPGA
两套环境配置过程小结
============================================裸机ubuntu18.04上运行香山处理器(南湖)makeverilog============================================systemprogramproblemdetected-sudovi/etc/default/apportsudoaptinstalltreegitc
前滩西岸
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2023-08-09 01:53
chisel
verilog
riscv
chisel
xiangshan
verilog
超标量处理器
【SA8295P 源码分析】35 - QNX侧 Marvell 88Q5152 Phy_Switch 导通实录(硬核)
【SA8295P源码分析】35-QNX侧Marvell88Q5152Phy_Switch导通实录(硬核)一、硬件原理分析二、88Q5152芯片读写
时序分析
2.1Clause22读、写寄存器配置(配置Port5
"小夜猫&小懒虫&小财迷"的男人
·
2023-08-09 00:53
车芯
SA8295P
源码分析
SA8295P
QAM8295P
phy_switch
Marvell
Lattice
FPGA
解码MIPI视频,IMX219摄像头4Line 1080P采集USB3.0输出,提供工程源码硬件原理图PCB和技术支持
目录1、前言2、Lattice
FPGA
解码MIPI的性能及其优越性3、我这里已有的MIPI编解码方案4、详细设计方案IMX219摄像头及其转接板D-PHY数据对齐MIPICSI2视频数据格式转换视频输出矫正
9527华安
·
2023-08-08 14:45
FPGA解码MIPI视频专题
菜鸟FPGA图像处理专题
Lattice
FPGA源码
fpga开发
Lattice
MIPI
IMX219
USB3.0
FPGA
实现SDI视频编解码 SDI接收发送,提供2套工程源码和技术支持
目录1、前言2、设计思路和框架SDI接收SDI缓存写方式处理SDI缓存读方式处理SDI缓存的目的SDI发送3、工程1详解4、工程2详解5、上板调试验证并演示6、福利:工程代码的获取1、前言
FPGA
实现SDI
9527华安
·
2023-08-08 14:14
菜鸟FPGA图像处理专题
FPGA编解码SDI视频专题
fpga开发
SDI
图像处理
图像采集
FPGA
纯verilog代码实现H264视频压缩 提供工程源码和技术支持
我这里已有的视频图像编解码方案3、H264视频压缩理论4、H264视频压缩-性能表现5、H264视频压缩-设计方案6、Vivado工程详解7、Vivado功能仿真8、福利:工程代码的获取1、前言H264视频压缩与解码在
FPGA
9527华安
·
2023-08-08 14:14
FPGA视频图像编解码
菜鸟FPGA图像处理专题
fpga开发
视频压缩
h264
视频编解码
FPGA
纯verilog代码实现H265视频压缩 支持4K30帧分辨率 提供工程源码和技术支持
-性能表现5、H265--视频压缩--设计方案6、H265--视频压缩--时序7、Vivado工程详解8、移植上板应用9、Vivado功能仿真10、福利:工程代码的获取1、前言H265视频压缩与解码在
FPGA
9527华安
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2023-08-08 14:14
FPGA视频图像编解码
菜鸟FPGA图像处理专题
fpga开发
h265
视频压缩
h264
verilog
FPGA
纯verilog代码实现4路视频缩放拼接 提供工程源码和技术支持
目录1、前言2、目前主流的
FPGA
图像缩放方案3、目前主流的
FPGA
视频拼接方案4、本设计方案的优越性5、详细设计方案解读HDMI输入图像缩放图像缓存VGA时序HDMI输出6、vivado工程详解7、上板调试验证
9527华安
·
2023-08-08 14:13
菜鸟FPGA图像处理专题
图像处理三件套
fpga开发
图像处理
图像缩放
视频拼接
FPGA
使用GTX实现SFP光纤收发SDI视频 全网首创略显高端 提供工程源码和技术支持
目录1、前言2、设计思路和框架3、vivado工程详解4、上板调试验证并演示5、福利:工程代码的获取1、前言
FPGA
实现SDI视频编解码目前有两种方案:一是使用专用编解码芯片,比如典型的接收器GS2971
9527华安
·
2023-08-08 14:43
菜鸟FPGA图像处理专题
菜鸟FPGA光通信专题
FPGA编解码SDI视频专题
fpga开发
SDI
图像处理
gtx
光通信
FPGA
纯verilog实现视频拼接,纯逻辑资源搭建,提供4套工程源码和技术支持
.总体设计方案3.视频拼接方案算法4.工程1:单路视频输出5.工程2:2路视频拼接输出6.工程3:3路视频拼接输出7.工程4:4路视频拼接输出8.上板调试验证9.福利:工程源码获取1.本方案的实用价值
FPGA
9527华安
·
2023-08-08 14:43
菜鸟FPGA图像处理专题
图像处理三件套
fpga开发
图像处理
图像叠加
verilog
OV5640
FPGA
纯verilog代码读写N25Q128A QSPI Flash 提供工程源码和技术支持
Flash控制器设计6、FIFO缓存设计7、串口输出Flash读取数据8、vivado工程介绍9、上板调试验证并演示10、福利:工程源码获取1、N25Q128A芯片解读N25Q128A的参数有很多,作为
FPGA
9527华安
·
2023-08-08 14:43
菜鸟FPGA低速总线专题
fpga开发
N25Q128A
QSPI
FLASH
verilog
FPGA
纯verilog实现 LZMA 数据压缩,提供工程源码和技术支持
目录1、前言2、我这儿已有的
FPGA
压缩算法方案3、
FPGA
LZMA数据压缩功能和性能4、
FPGA
LZMA数据压缩设计方案输入输出接口描述数据处理流程LZ检索器数据同步LZMA压缩器为输出LZMA压缩流添加文件头
9527华安
·
2023-08-08 14:13
FPGA视频图像编解码
fpga开发
LZMA
verilog
数据压缩
FPGA
应用学习笔记----采用双沿触发器降低时钟频率减小功耗
功耗和信号触发的频率成正比的,最高扇出的网线是系统时钟,若采用双边缘触发器,则在提供的时钟两个沿都可以传播数据,可以用更低的时钟频率,要特别注意这个双沿触发器是否有效,需要设计好分析,若无效,则帮倒忙
ElE rookie
·
2023-08-08 12:40
fpga开发
学习
笔记
FPGA
顶层图纸.bdf文件设计、LPM
一、DBF1、创建bdf文件:File->New->Block Diagram/Schematic File。需先Insert->Symbol放入一个模块才能保存。2、生成模块:讲自己模块的.v文件设为顶层后编译,点击File->Creat/Update->CreatSymbolfileforCurrentfile生成模块框图。3、在bdf里放入各个模块进行链接,并将其设为顶层进行编译,即可对整个
HUANG_XIAOJUN
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2023-08-08 05:01
FPGA
FPGA
优质开源项目 - UDP RGMII千兆以太网
本文介绍一个
FPGA
开源项目:UDPRGMII千兆以太网通信。该项目在我之前的工作中主要是用于
FPGA
和电脑端之间进行图像数据传输。
cjx_csdn
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2023-08-07 20:45
fpga开发
udp
千兆以太网
开源
FPGA
_时钟显示(时钟可调)
1.实验说明在数码管显示数据的基础上,让六位数码管显示数字时钟,并且通过按键可以对时间进行修改。实验目标:六位数码管分别显示时间的时分秒,且通过按键可实现加减调整时间及清零功能。key1:切换键:选择待调整的时间单位(时、分、秒)key2:时间加键key3:时间减键key4:时钟清零键效果如下图:时钟清零——>分钟加减——>时钟加减——>时钟正常运行2.模块设计各模块功能说明:各模块原理之前在数码
咖啡0糖
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2023-08-07 09:10
FPGA_拓展练习
fpga开发
tcl学习之路(四)(vivado设计分析)
1.
FPGA
芯片架构中的对象 在打开elaborated/synthesied/implemented的情况下,可使用如下命令获取期望的SLICE。
邶风,
·
2023-08-07 09:10
tcl学习
学习
tcl
FPGA
优质开源项目 – PCIE通信
本文介绍一个
FPGA
开源项目:PCIE通信。该工程围绕Vivado软件中提供的PCIE通信IP核XDMAIP建立。
cjx_csdn
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2023-08-07 09:39
fpga开发
PCIE
开源
RK3568+
FPGA
+翼辉操作系统在电力产品的应用
ARM+
FPGA
架构有何种优势近年来,随着中国新基建、中国制造2025的持续推进,单ARM处理器越来越难满足工业现场的功能要求,特别是能源电力、工业控制、智慧医疗等行业通常需要ARM+
FPGA
架构的处理器平台来实现特定的功能
深圳信迈科技DSP+ARM+FPGA
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2023-08-07 08:09
翼辉
RK+FPGA
瑞芯微
翼辉
RK3568
计算机中的简单指令集
认识计算机中的简单指令集编译器、电路板设计编程语言(c、c++、python、java)电路板设计可执行文件(可载入的文件)汇编语言机器语言指令集指令寄存器
FPGA
是什么?
kunwen123
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2023-08-07 05:02
算法
行波计数器
行波计数器对于静态
时序分析
是一个巨大的挑战,因为行波计数器中的每个阶段都产生了一个新的时钟,这就需要静态时序工具处理更多的时钟域,从而会消
weixin_30846599
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2023-08-07 03:20
FPGA
应用学习笔记----减小供电电压降低功耗
减低供电电压不是一个理想的选择,但是影响还是蛮大的,因为有电阻的功耗在上面,呈平方倍的关系。但是你降低了电压会导致功耗降低,需要考虑最坏情况下最大时序上的供电线上的最低可能电压是否被满足,否则影响整体性能的启动
ElE rookie
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2023-08-07 01:24
fpga开发
学习
笔记
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