FPGA时序

获奖名单公示｜荣耀时刻，「第5届天池全球数据库大赛」决赛圆满收官

最终，来自蔚来汽车等企业组队的「带对听花」队伍和来自北京大学&饿了么组队的「西二旗大头帮」队伍分别赢得赛道1（云原生数据库PolarDB业务数据压缩挑战）和赛道2（云原生多模数据库Lindorm时序数据处理性能挑
阿里云瑶池数据库·2023-12-25 18:57

【【IIC模块Verilog实现---用IIC协议从FPGA端读取E2PROM】】

IIC模块Verilog实现–用IIC协议从FPGA端读取E2PROM下面是design设计I2C_dri.vmoduleIIC_CONTROL#(parameterSLAVE_ADDR=7'b1010000
ZxsLoves·2023-12-25 17:05

【FPGA】Verilog 实践：优先级编码器 | Priority encoder

0x00优先级编码器（Priorityencoder）"能将多个二进制输入压缩成更少数目输出的电路或算法的编码器"优先级编码器是一种编码器，它考虑了两个或更多输入位同时变为1但没有收到输入的情况。当输入进来时，优先级编码器会按照优先级顺序进行处理。通常，它按升序或降序排列输入的优先级，当没有输入时，它会向输出一个1，以区分零输入和零输出。在下面的真值表中，输入值的优先级顺序如下：优先级编码器012
柠檬叶子C·2023-12-25 17:52

趋动科技猎户座OrionX AI加速器资源池化软件——产品介绍

目前，云端AI算力主要由三类AI加速器来提供：GPU，FPGA和AIASIC芯片。这些加速器的优点是性能非常高，缺点是价格也非常高。今天由于缺乏高效经济的AI加速器虚拟化解决方案，绝大部分企业因无法构
virtaitech·2023-12-25 15:07

多维时序 | Matlab实现PSO-GCNN粒子群优化分组卷积神经网络多变量时间序列预测

多维时序|Matlab实现PSO-GCNN粒子群优化分组卷积神经网络多变量时间序列预测目录多维时序|Matlab实现PSO-GCNN粒子群优化分组卷积神经网络多变量时间序列预测预测效果基本介绍模型描述程序设计参考资料预测效果基本介绍
机器学习之心·2023-12-25 14:17

英飞凌TC3xx之一起认识DSADC系列（二）通道及时钟配置

Triggersignal的用途调制器时钟配置选择输入信号选择调制器通过外部运行门器件控制降功耗模拟信号掉电的唤醒时间内部抖动过载、过驱动和溢出情况的处理控制输入路径选择信号输入管脚配置共模电压校准支持运行期间的重复校准校准时序范围修正
elsa_balabala·2023-12-25 11:37

FPGA扫盲文

姓名：吕红霞；学号：20011210203；学院：通信工程学院转自https://mp.weixin.qq.com/s/8_na7HzTAryQE5SRxjfwOA【嵌牛导读】本文介绍了FPGA的发展历程
Sundae_ae0b·2023-12-25 10:58

探寻FPGA技术的广泛应用与未来前景

目录1.FPGA的基础2.FPGA的工作原理3.FPGA的优势3.1灵活性3.2快速开发周期3.3高性能4.FPGA的应用领域4.1通信系统4.2图像处理4.3嵌入式系统4.4科学研究5.FPGA的未来展望
若忘即安·2023-12-25 09:23

【BEV感知算法概述——下一代自动驾驶感知算法】

而在BEV空间内，时序
落叶霜霜·2023-12-25 08:34

【FPGA】分享一些FPGA视频图像处理相关的书籍

在做FPGA工程师的这些年，买过好多书，也看过好多书，分享一下。后续会慢慢的补充书评。
神仙约架·2023-12-25 08:33

【INTEL（ALTERA）】 quartus使用Compute Express Link（CXL） 设计示例的 R-Tile IP 的 CSR 相关问题

说明由于英特尔®Quartus®Prime专业版软件23.2及更高版本存在问题，面向ComputeExpressLink*（CXL*）Type2/3设计示例R-Tile英特尔®FPGAIP中的CSR访问数据宽度从
神仙约架·2023-12-25 08:03

【INTEL（ALTERA）】 quartus使用Agilex7 R-Tile Compute Express Link PCI Express 驱动程序程序加载和 CSR 访问失败

说明由于英特尔®Quartus®Prime专业版软件23.3及更早版本存在问题，IntelAgilex®7R-TileComputeExpressLink*（CXL*）1.1/2.0FPGAIP中设备ID
神仙约架·2023-12-25 08:03

【FPGA】分享一些FPGA协同MATLAB开发的书籍

在做FPGA工程师的这些年，买过好多书，也看过好多书，分享一下。后续会慢慢的补充书评。
神仙约架·2023-12-25 08:00

基于FPGA的图像Robert变换实现,包括tb测试文件和MATLAB辅助验证

目录1.算法运行效果图预览2.算法运行软件版本3.部分核心程序4.算法理论概述5.算法完整程序工程1.算法运行效果图预览fpga的结果导入到matlab显示：2.算法运行软件版本vivado2019.2matlab2022a3
简简单单做算法·2023-12-25 07:30

CnosDB：深入了解时序数据处理函数

CnosDB是一个专注于时序数据处理的数据库，旨在解决时序数据存储与分析问题，为用户提供高效的时序数据管理与查询便利。为了实现这一目标，CnosDB实现了一系列专用函数，快来和CC一起来看看吧！
CnosDB·2023-12-25 02:30

CnosDB如何确保多步操作的最终一致性？

背景在时序数据库中，资源的操作是一个复杂且关键的任务。这些操作通常涉及到多个步骤，每个步骤都可能会失败，导致资源处于不一致的状态。
CnosDB·2023-12-25 02:29

【数字IC设计】Verilog计算x/255的商和余数

尽量降低实现方式的硬件开销（包括面积和时序）思路由于除数255是一个常数，因此，直观上给人的感觉就是应该有相应的优化方法，即相对于除数可变的实现方式，在面积、时序方面应该有所改善。
FPGA硅农·2023-12-25 01:52

手把手教你移植蜂鸟E203 hbridv2【集创芯来RISC-V杯】

我是雪天鱼，一名FPGA爱好者，研究方向是FPGA架构探索和数字IC设计。CSDN个人博客链接：https://blog.csdn.net/qq_44447544?
雪天鱼·2023-12-25 01:52

【STM32】STM32学习笔记-TIM定时中断(13)

00.目录文章目录00.目录01.TIM简介02.定时器类型03.基本定时器04.通用定时器05.高级定时器06.定时中断基本结构07.预分频器时序08.计数器时序09.计数器无预装时序10.计数器有预装时序
Print World·2023-12-25 00:43

vivado 时序异常

时序异常关于定时例外当逻辑的行为方式未被正确计时时，需要计时异常违约任何时候都必须使用计时异常命令来处理计时不同地（例如，对于每隔一个时钟周期仅捕获结果的逻辑设计）。
cckkppll·2023-12-24 23:45

vivado 输出延迟

当考虑应用板时，此延迟表示以下各项之间的相位差：1.数据从FPGA的输出封装引脚通过板传播到另一个设备，以及2.相对基准板时钟。
cckkppll·2023-12-24 23:44

vivado I/O延迟约束

因为AMDVivado™集成设计环境（IDE）只能在FPGA的边界内识别时序，必须使用以下方法用于指定存在于这些边界之外的延迟值的命令：•set_input_delay•set_output_delay
cckkppll·2023-12-24 23:14

龙芯杯个人赛串口——做一个 UART串口——RS-232

2.波特率时钟生成器ParameterizedFPGAbaudgenerator3.RS-232transmitter数据序列化完整代码：4.RS-232receiverOversa
码尔泰·2023-12-24 21:38

LabVIEW与PID在温度测控系统中的应用

系统的核心在于LabVIEW的FPGA模块，该模块允许开发者无需深入底层硬件描述语言（如VHDL或Verilog）即可配置FPGA，极大简化了硬件集成过程。在软件设计方面，LabV
LabVIEW开发·2023-12-24 20:28

CAN通信描述篇

二.CAN通信特点（1）串行通信：CAN协议使用串行通信，其中数据位按照一定的时序通过单一的双绞线进行传输。（2）差分信号：CAN协议使用差分信号，即在两根线上传输相反的信号。
我来挖坑啦·2023-12-24 19:56

one wire（单总线）FPGA代码篇

一.引言单总线（OneWire）是一种串行通信协议，它允许多个设备通过一个单一的数据线进行通信。这个协议通常用于低速、短距离的数字通信，特别适用于嵌入式系统和传感器网络。二.onewire通信优点缺点优点：单一数据线：单总线仅需要一根数据线，这极大地简化了硬件连接。设备可以在同一总线上连接，并且通过地址来区分彼此。低成本：单总线协议不需要复杂的硬件，这降低了成本。这使其成为连接多个设备的经济实惠选
我来挖坑啦·2023-12-24 19:26

Verilog RAM/ROM的数据初始化

文章目录一、初始化方式二、测试FPGA设计中RAM和ROM作为存储器用来存储可变或不可变类型的数据。ROM初始化一般是加载固定数据，RAM声明时默认为不定态数据，初始化时可以让数据为全1或者全0。
暴风雨中的白杨·2023-12-24 18:55

【必读】从MII到RGMII，一文了解以太网PHY芯片不同传输接口信号时序！

1、概述  不管是使用FPGA还是ARM，想要实现以太网通信，都离不开以太网PHY芯片，其功能如下所示，FPGA或者ARM将以太网数据发送给PHY芯片，PHY会将接收数据转换成模拟的差分信号传输到RJ45
电路_fpga·2023-12-24 17:56

vivado 时钟延迟、抖动和不确定性

时钟延迟在板上和FPGA内部传播后，时钟边沿到达其目的地有一定的延迟。
cckkppll·2023-12-24 17:23

AG16KDDF256 User Manual

AGMAG16KDDF256是由AGMFPGAAG16K与DDR-SDRAM叠封集成的芯片，具有AG16KFPGA的可编程功能，提供更多可编程IO，同时内部连接大容量DDR-SDRAM。
Embeded_FPGA·2023-12-24 17:21

“FPGA+MDIO总线+UART串口=高效读写PHY芯片寄存器！“（含源代码）

1、概述  前文对88E1518芯片的端口芯片及原理图进行了讲解，对MDIO的时序也做了简单的讲解。
电路_fpga·2023-12-24 17:50

多维时序 | MATLAB实CNN-BiGRU-Mutilhead-Attention卷积网络结合双向门控循环单元网络融合多头注意力机制多变量时间序列预测

多维时序|MATLAB实现CNN-BiGRU-Mutilhead-Attention卷积网络结合双向门控循环单元网络融合多头注意力机制多变量时间序列预测目录多维时序|MATLAB实现CNN-BiGRU-Mutilhead-Attention
机器学习之心·2023-12-24 15:10

多维时序 | MATLAB实CNN-Mutilhead-Attention卷积神经网络融合多头注意力机制多变量时间序列预测

多维时序|MATLAB实CNN-Mutilhead-Attention卷积神经网络融合多头注意力机制多变量时间序列预测目录多维时序|MATLAB实CNN-Mutilhead-Attention卷积神经网络融合多头注意力机制多变量时间序列预测预测效果基本介绍模型描述程序设计参考资料预测效果基本介绍多维时序
机器学习之心·2023-12-24 15:08

Zabbix VS Prometheus ：哪个更适合你

一、Zabbix和Prometheus的出现和发展Zabbix和Prometheus都是监控系统中很流行的工具，Zabbix的出现要更早一些，在2001年的时候发布了0.1，彼时时序数据库还没有应用在监控领域
耳东@Erdong·2023-12-24 14:44

Zabbix和Prometheus之间的优势

Prometheus是由SoundCloud开发的开源监控报警系统和时序列数据库。Prometheus由两个部分组成，一个是监控报警系统，另一个是自带
MichaelCoCoQ·2023-12-24 14:41

不容错过的计算机网络知识点解密！

⽹络协议的三个基本要素：语法、语义和时序。3.接口：上下层之间交换信息通过接口来实现。一般使上下层之间传输信息量尽可能少，这样使两层之间保持其功能的相对独立性。  硬件接口：在物理层面，接口
小仇学长·2023-12-24 11:19

二十四节气：小寒

时序尚自然，颜色堪称艳。花香诗亦美，美在天地间。二十四节气：小寒二十四节气歌·花与诗春雨惊春清谷天，夏满芒夏暑相连。秋处露秋寒霜降，冬雪雪冬小大寒。23.小寒水仙小寒连大吕，欢鹊垒新巢。
海滨公园·2023-12-24 08:52

STM32——CAN协议

文章目录一.CAN协议的基本特点1.1特点1.2电平标准1.3基本的五个帧1.4数据帧二.数据帧解析2.1帧起始和仲裁段2.2控制段2.3数据段和CRC段2.4ACK段和帧结束三.总线仲裁四.位时序五.
啦啦啦啦啦啦啦啦啦啦啦啦啦啦啦啦la·2023-12-24 08:55

【Classic Autosar】【存储栈】FLASH结构及操作

目录一、FLASH－概述二、FLASH－基本概念三、FLASH－功能四、时序图－FLS异步写
流动的星·2023-12-24 04:47

FPGA设计时序约束十二、Set_Clock_Sense

命令示例三、工程示例3.1工程代码3.2无set_clock_sense3.3设置set_clock_sense四、参考资料一、序言本章将介绍Set_Clock_Sense约束，在介绍约束之前，大家需对时序弧以及
知识充实人生·2023-12-24 04:39

FPGA设计时序约束十一、others类约束之Set_Maximum_Time_Borrow

目录一、序言二、SetMaximumTimeBorrow2.1基本概念2.2设置界面2.3命令语法2.4命令示例三、参考资料一、序言在Vivado的时序约束窗口中，存在一类特殊的约束，划分在others
知识充实人生·2023-12-24 04:38

FPGA设计时序分析概念之Timing Arc

目录1.1TimingArc概念1.2TimingArcs的类型1.3TimingSense(时序感知)1.4参考资料1.1TimingArc概念在时序工具对设计进行时序分析时，经常会看到一个概念TimingArch
知识充实人生·2023-12-24 04:08

FPGA设计时序约束十三、Set_Data_Check

目录一、序言二、SetDataCheck2.1基本概念2.2设置界面2.3命令语法三、工程示例3.1工程代码3.2约束设置3.3时序报告四、参考资料一、序言通常进行时序分析时，会考虑触发器上时钟信号与数据信号到达的先后关系
知识充实人生·2023-12-24 04:38

VIVADO在implementation时不满足时序要求

今天一个工程编译时报警说时序不满足要求，如下图建立时间太长，打开原理图后发现用了很多carry4将这两句代码屏蔽后建立时间变成了，少了接近20ns屏蔽掉时序满足要求但是将计算程序分成单步运算后，还是不满足要求同时发现
pp_0604·2023-12-24 04:24

FPGA问题汇总

提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档文章目录前言一、VIVADO编译问题二、工程问题1.异步FIFO使用2.FPGA功耗问题3.有符号数问题总结前言想把一些工程应用中碰到的问题和解决办法也合并到这篇文章里面
pp_0604·2023-12-24 04:24

使用MATLAB对VIVADO工程进行simulink仿真

前言：以前我的FPGA工程都是自己编写TESTBENCH进行仿真，不过有几个缺点：1，随着工程的复杂程度，需要编写的TESTBENCH也越来越复杂，工作量太大。
pp_0604·2023-12-24 04:24

FPGA程序远程在线更新QUICKBOOT

文章目录前言一、更新流程二、具体操作三、MultiBoot实现1.原理2.GOLDEN模块工程实现3.GOLDEN模块仿真4.正常工作时的更新问题5.实际工程问题6.实际工程下载链接总结前言学习一下FPGA
pp_0604·2023-12-24 04:24

最不靠谱的就是雪

我觉得最不靠谱的就是2018年冬天的雪，本来属于冬天，却偏偏下在春天，不知道是厌倦了冬天，移情爱上了春天，还是自己搞错了季节时序。
海百岁·2023-12-24 02:43

人民日报每日金句摘抄精选11.13

2.时序更替，岁物丰成。3.本固枝荣，根深叶茂。4.德惟善政，政在养民。5.众智之所为，则无不成。6.国无德不兴，人无德不立。7.亲亲而仁民，仁民而爱物。8.其作始也简，其将毕也必巨。
飞云写作·2023-12-24 02:13

节气中的生活智慧和诗意

一：节气的由来1.节气的由来：节气是中华民族特有智慧结晶，二十四节气起源于历史悠久的黄河流域，以观察该区域的天象、气温、降水和物候的时序变化为基准，归纳总结出寒暑变化和最适宜的农耕截点。
皓小杰·2023-12-24 01:30
上一页 33 34 35 36 37 38 39 40 下一页
按字母分类： ABCDEFGHIJKLMNOPQRSTUVWXYZ其他