FPGA时序

紫光FPGA学习之常见报错

紫光pangodesignsuite报错：一、4005:[D:/**/rtl/burstORsingle.v(linenumber:47)]Logicforddr_head_addr_rrdoesnotmatchastandardflip-flop.看来看去都没有发现这个定义没有问题呀，检查发现：原来代码：always@(posedgei_clkornegedgerst_n)beginif(!rs
@晓凡·2023-12-18 08:49

紫光FPGA DDR3 IP使用和注意事项（axi4协议）

紫光DDR3IP使用对于紫光ddr3IP核的使用需要注意事情。阅读ddrip手册：1、注意：对于写地址通道，axi_awvalid要一直拉高，axi_awready才会拉高。使用的芯片型号时PG2L100H-6FBG676，不同的型号IP核接口和axi的握手协议也不一样（一定要注意），这点要注意，这也给我挖了一个很大的坑，一把心酸一把泪啊。下图是上板之后通过debug和jtag_hubIP核抓取的
@晓凡·2023-12-18 08:42

FPGA设计与实战之时钟及时序简介1

文章目录一、时钟定义二、基本时序三、总结一、时钟定义我们目前设计的电路以同步时序电路为主，时钟做为电路工作的基准而显得非常重要。
zuoph·2023-12-18 08:22

VHDL实验：基于有限状态机实现秒表

思路分析：参考知乎上的这篇文章FPGA|FiniteStateMachine有限状态机，对比两种状态机：1.Mealy型状态机2.Moore型状态机：从这两张图上看，这两种状态机的唯一区别在于决定输出的是什么
非洲蜗牛·2023-12-18 08:20

FPGA引脚分配的问题

今天在做一个FPGA的实验时，在引脚分配时失败了，出现了如下报错：我当时分配的引脚是PIN_AE19，然而奇怪的是我之前并未分配这个引脚，我使用的开发工具是QuartusII9.1WebEdition，
非洲蜗牛·2023-12-18 08:20

GoWin FPGA, GPIO--- startup1

一个Bank只能用一个电压，假如同一个Bank，在引脚里设置不同的电压，编译不过。解释说明2.错误引脚限制以上编译设置会导致编译错误。
Kent Gu·2023-12-18 08:50

Talk | 上海交通大学魏思哲: CoBEVFlow-解决车-车/路协同感知的时序异步问题

他与大家分享的主题是:“CoBEVFlow-解决车-车/路协同感知的时序异步问题”，介绍了他的团队在基于鸟瞰图流（BEVFlow）的时序异步鲁棒的协同感知系统——CoBEVFlow中缓解时序异步所做的研究
TechBeat人工智能社区·2023-12-18 08:48

FPGA简易加减法计算器设计

题目要求：（1）设计10以内的加减法计算器。（2）1个按键用于指定加法或减法，一个用于指定加数或被加数，还有两个分别控制加数或被加数的增加或减少。（3）设置的结果和计算的结果用数码管显示。本实验我还是将其视作Mealy型向量机，具体的见我之前关于秒表的内容：VHDL实验：基于有限状态机实现秒表按照题目意思，有4个键是必不可少的，但我还是决定增加两个推键，本实验状态图如下：S0：初态模式，所有数码管
非洲蜗牛·2023-12-18 08:16

InfluxDB与ElasticSearch

之前使用过InfluxDB做过SaaS服务，用于数据统计和展示；也使用过ES做时序数据的存储和数据统计。那么根据不同的情况，如何做出选择呢？性能对比提到数据服务，就不能不提读写性能。
andywangzhen·2023-12-18 03:48

【INTEL（ALTERA）】Agilex7 FPGA Development Kit DK-DK-DEV-AGI027RBES 编程/烧录/烧写/下载步骤

DK-DEV-AGI027RBES的编程步骤：将USB电缆插入USB端口J8（使用J10时，DIPSWITCHSW5.3（DK-DEV-AGI027RES和DK-DEV-AGI027R1BES）和SW8.3（DK-DEV-AGI027RB和DK-DEV-AGI027-RA）应关闭）。将DIP开关SW2设置为[on：off：off：X]（第4位无关）。您可以遵循已在硬件上验证的这种组合：SW1=开/
神仙约架·2023-12-18 03:37

【FPGA】电梯楼层显示（简易）

前言这是作者室友的项目，本来不管作者事儿的，但是后来听到说是室友去网上找人花了80块买了个劣质的，不仅是从CSDN上抄的，而且使用的板子还不符合室友的要求。可叹作者心软啊，顺便给室友做了。在代码实现部分会给出设计理念和分析，整体资源可以直接下载压缩包（手机端依然看不到，还是不知道为什么）。题目需求及分析需求基于双向计数器设计一个电梯楼层显示电路说明：设计多层电梯楼层显示电路。电梯每经过一层，“楼层
Akiiiira·2023-12-18 03:03

5.4控制器的功能和工作原理

3.安排微操作时序如何用3个节拍完成整个机器周期内的所有微操作？4.电路设计确定每个微操作命令的逻辑表达式，并用电路实现分析每个阶段的微操作序列安排微操作时序的原则原则一：微操作
小旺不正经·2023-12-18 02:00

【Xilinx】开发环境（七）- vitis开发环境-开发工程构建

此系列博客，仅对Xilinx平台PS端（ARM部分）开发做介绍，不对PL(FPGA)做过多介绍。
有意思科技·2023-12-18 02:17

【Xilinx】开发环境（六）- vitis开发环境介绍和安装

此系列博客，仅对Xilinx平台PS端（ARM部分）开发做介绍，不对PL(FPGA)做过多介绍。
有意思科技·2023-12-18 02:16

Linux系统：Centos7下搭建ClickHouse列式存储数据库

一、ClickHouse简介1、基础简介Yandex开源的数据分析的数据库，名字叫做ClickHouse，适合流式或批次入库的时序数据。
知了一笑·2023-12-18 00:54

xilinx原语介绍及仿真——ODELAYE2

IOB、IDELAYE2、ILOGIC、OLOGIC进行了讲解，还剩下ISERDESE2、OSERDESE2、ODELAYE2原语，本文对ODELAYE2进行讲解，该原语只有HPbank才有，即7系列FPGA
电路_fpga·2023-12-18 00:51

xilinx原语详解及仿真——OSERDESE2

1、概括OSERDESE2  OSERDESE2（OutputParallel-to-SerialLogicResources是7系列FPGA器件中的专用并串转换器，具有特定的时钟和逻辑资源。
电路_fpga·2023-12-18 00:51

xilinx原语介绍及仿真——IDDR

  IDDR的主要功能就是将输入的双沿信号转换为单沿信号输出给FPGA内部逻辑进行使用，IDDR位于通1中的ILOGICE部分，在讲解IDDR使用前，需要了解ILOGICE的结构及功能。
电路_fpga·2023-12-18 00:21

xilinx原语详解及仿真——ODDR

1、OLOGIC  OLOGIC块位于IOB的内侧，FPGA内部信号想要输出到管脚，都必须经过OLOGIC。
电路_fpga·2023-12-18 00:21

基于FPGA的HDMI编码模块设计——OSERDESE2

  前文通过ODDR实现了HDMI数据编码的单沿与双沿采样的转换，如下图1所示：图1ODDR实现单沿转双沿  上图先通过拼接逻辑和并串转换，将10位并行数据先转换为2路串行数据，然后通过ODDR将两路串行的单沿数据转换为1路双沿采样的串行数据。Xilinx还存在一个原语，可以直接将并行的单沿数据转换为串行的双沿采样数据，与ODDR复用相同的硬件资源OLOGIC，就是OSERDESE2原语。  前文
电路_fpga·2023-12-18 00:21

verilog基本语法-case语句-译码电路，编码电路，选择器电路

这些都是使用FPGA的过程中经常用到的，但是容易忽视他的设计原理。本节通过基本的verilog语句来测试这些电路的构造原理。使用case
q511951451·2023-12-18 00:20

轻松搭建FPGA开发环境：第三课——Vivado 库编译与设置说明

工欲善其事必先利其器，很多人想从事FPGA的开发，但是不知道如何下手。既要装这个软件，又要装那个软件，还要编译仿真库，网上的教程一大堆，不知道到底应该听谁的。
千宇宙航·2023-12-18 00:49

视频数据卡设计方案：120-基于PCIe的视频数据卡

产品固化FPGA逻辑，实现PCIe的连续采集，单次采集容量2GB，开源的PCIeQT客户端软件，用户可以在很短的时间内完成采集器程序的开发，如连续信号采集、数据处理算法、网络通讯等，开发效率高、难度小。
hexiaoyan827·2023-12-18 00:49

基于FPGA的HDMI编码模块设计（包含工程源文件）

  前文已经通过FPGA实现了TMDS视频编码的算法，也对单沿数据采样转双沿数据采样的ODDR原语做了详细讲解和仿真验证，本文将这些模块结合，设计出HDMI编码模块，在HDMI接口的显示器上显示一张图片
电路_fpga·2023-12-18 00:19

温度传感器DS1820

1、初始化时序：首先，DSPORT保持低电平480到960微秒之间，然后将其拉高以产生复位脉冲，若产生复位脉冲，则表示初始化成功。复位脉冲：产生60~240微秒的低电平后释放总线。
Nonechance·2023-12-17 21:12

时序预测 | Python实现LSTM电力需求预测

时序预测|Python实现LSTM电力需求预测目录时序预测|Python实现LSTM电力需求预测预测效果基本描述程序设计参考资料预测效果基本描述该数据集因其每小时的用电量数据以及TSO对消耗和定价的相应预测而值得注意
机器学习之心·2023-12-17 21:13

SPI全双工与半双工

目录SPI全双工SPI半双工SPI全双工SPI全双工，参考《野火STM32库开发指南》四线模式（NSS,SCK,MOSI,MISO）的基本通信时序见下图图1SPI全双工的某一种通信时序图通信开始，NSS
Yuule·2023-12-17 20:19

霜染秋色，浅冬初上（外转一篇）

时序不露声色地收敛秋色，让秋的斑斓渐渐失去底色，变得萧然。可也总有一抹明媚，即使被霜染了，还依然绚烂，饱满深情的韵致秋冬。霜染枫叶红，大概是深秋与浅冬一道
和光同尘nice·2023-12-17 19:06

FPGA-篮球计分计时器的设计

这次的任务相对上次来说代码书写的更为规范和简洁任务一、篮球计分器功能：按照篮球赛赛制进行设计。须具有24秒倒计时功能，十二分钟计时功能，暂停功能，进球计分功能（1分，2分，3分）等。可再自由发挥。要求：比分与计时须在数码管实时显示，显示状态可通过按键或者拨码开关切换，计分可通过按键进行设计（不限制）。设计：sw1暂停sw224秒倒计时sw3显示计时或者得分key01分key12分key23分key
Vuko-wxh·2023-12-17 18:38

【FPGA】两位显示任意进制计数器（最高100进制）

最近在搞数电实验，其中主要以FPGA去实现。关于这篇文章，主要也就是心血来潮想分享一下，实际上也没什么难度，所以就随便写写，顺便把原码发出来。有具体问题的话可以直接dd作者，看到了会回的。
Akiiiira·2023-12-17 18:36

【FPGA】综合设计练习题目

前言这是作者这学期上的数电实验期末大作业的题目，综合性还是十分强的，根据组号作者是需要做“4、篮球比赛计分器”，相关代码会在之后一篇发出来，这篇文章用于记录练习题目，说不定以后有兴趣或者有时间了回来做做。题目汇总题目中的基本要求必须实现，可根据现实生活添加功能使得设计更真实可用。1、数字秒表（初级）设计一个能显示“00~59”的数字秒表。该秒表还具有停振、计数、保持及复位的功能。补充说明：这个在上
Akiiiira·2023-12-17 18:36

【FPGA】篮球比赛计分器

前言相比之前的秒表，这个题目的难度略有提升，虽然总体架构还是基于计数器的设计，但是需要添加其他的模块，还是有些挑战性的。在代码实现部分会给出设计理念和分析，整体资源可以直接下载压缩包（手机端依然看不到，还是不知道为什么）。题目需求及分析需求(1)可以进行不同分值的得分计数；(2)用LED等表示裁判给出的犯规类型；(3)可以显示当前领先队伍编号；(4)用循环彩灯设计啦啦队加油信号。分析1、可以进行不
Akiiiira·2023-12-17 18:32

西南科技大学数字电子技术实验六（智力竞赛抢答器的设计及FPGA实现）FPGA部分

一、实验目的进一步掌握D触发器，分频电路，多谐振荡电器，CP时钟脉冲元等单元电路的设计。二、实验原理三、程序清单（每条语句必须包括注释或在开发窗口注释后截图）逻辑代码：modulecontend(inputwireclk,rst,start,inputwire[3:0]k,outputreg[3:0]led);always@(posedgeclkornegedgerst)beginif(!rst)
Myon⁶·2023-12-17 17:33

基于FPGA的数字时钟设计与实现（含源码）

随着数字电子技术的不断发展，基于FPGA（现场可编程门阵列）的数字时钟设计方案逐渐成为了一种流行的选择。
Tony小周·2023-12-17 16:34

时序预测 | MATLAB实GRU(门控循环单元)时间序列预测(多指标评价)

时序预测|MATLAB实GRU(门控循环单元)时间序列预测(多指标评价)目录时序预测|MATLAB实GRU(门控循环单元)时间序列预测(多指标评价)预测结果基本介绍模型结构程序设计参考资料预测结果基本介绍
机器学习之心·2023-12-17 15:10

时序预测 | Python实现GRU电力需求预测

时序预测|Python实现GRU电力需求预测目录时序预测|Python实现GRU电力需求预测预测效果基本描述程序设计参考资料预测效果基本描述该数据集因其每小时的用电量数据以及TSO对消耗和定价的相应预测而值得注意
机器学习之心·2023-12-17 15:08

时序预测 | Python实现CNN电力需求预测

时序预测|Python实现CNN电力需求预测目录时序预测|Python实现CNN电力需求预测预测效果基本描述程序设计参考资料预测效果基本描述该数据集因其每小时的用电量数据以及TSO对消耗和定价的相应预测而值得注意
机器学习之心·2023-12-17 15:28

FPGA——spi代码篇

一、FPGA开发SPI基础为了避免每次SPI驱动重写，直接参数化，尽量一劳永逸。SPImaster有啥用呢，你发现各种外围芯片的配置一般都是通过SPI配置的，只不过有三线和四线。
我来挖坑啦·2023-12-17 15:57

safeEqual & 计时攻击

这种攻击方式是通过功耗、时序、电磁泄漏等方式达到破解目的。在很多物理隔绝的环境中，往往也能出奇制胜，这类新型攻击的有效性远高于传统的密码分析的数学方法。packagemainimport("fmt
metabit·2023-12-17 14:24

恰心酸处

图片发自App提笔无力尚未歇思无绪已然目转水珠莲深吸窗外夜寒息卷体格闭睛双耳荡回音看阁楼青灯影射似曾故语论无力奢望了灯灭去旧时景暮暗思量时序不过都是过客，路人，没有绽放，为何奢望别人的停留。
都市流浪喵·2023-12-17 14:46

两种借助node-red达到数据交互可视化的方法

我们实现了从边缘网关到mqttbroker再通过node-red到时序数据库influxdb，最后通过Grafana进行数据可视化展示。弊端：展示层只是从数据库中查询数据进行展示，是无法来试试控制的。
ZiT11x·2023-12-17 13:43

Leaflet.Graticule源码分析以及经纬度汉化展示

目录前言一、源码分析1、类图设计2、时序调用3、调用说明二、经纬度汉化1、改造前2、汉化3、改造效果总结前言在之前的博客基于Leaflet的Webgis经纬网格生成实践中，已经深入介绍了Leaflet.Graticule
夜郎king·2023-12-17 13:42

Draw.io or diagrams.net 使用方法

0Preface/Foreword在工作中，经常需要用到框图，流程图，时序图，等等，draw.io可以完成以上工作。
yanlaifan·2023-12-17 13:54

(二)电子器件、电子技术和电子电路

、充气管)固态电子器件(晶体管的分类及与真空管的对比)#电子技术集成电路技术微处理器裸晶(Die)的概念模拟电子技术数字电子技术#电子电路集成电路(物理量的分类)模拟电路数字电路(分类)组合逻辑电路和时序逻辑电路
猿Coding·2023-12-17 12:32

Redis-Stack项目

目录1.内存数据库2.搜索模型3.JSON数据模型4.可视化工具5.图数据库:RedisGraph6.概率数据模型:RedisBloom7.时序数据库:RedisTimeSeries8.RedisOMjava
Unknown To Known·2023-12-17 11:02

STM32的GPIO基本知识

GenaralPurposeInput/output,通用输入/输出端口），简单来说，就是stm32的一些引脚，stm32就是通过这些引脚与外界连接并进行数据交互，比如说，实现驱动led、读取按键的输入、模拟通讯协议输出时序
穿越过来的全栈工程师·2023-12-17 10:28

课设：FPGA音频均衡器 verilog设计及仿真 加报告

FPGA音频均衡器：将音频处理发挥到极致引言：随着音频技术的不断进步和音乐产业的飞速发展，人们对于音质的要求越来越高。
QQ_778132974·2023-12-17 09:25

vivado约束方法7

对于每个约束，可以编辑三个特征，以便指定适当的与板上的实际接口时序相对应的波形：•同步：描述时钟数据关系的性质（有关更多信息，请参阅输入延详细信息）。•对齐：描述相对于活动时钟边缘的数据转换对齐。•设
cckkppll·2023-12-17 09:25

Quartus 18.1软件及支持包安装教程

安装前最好关闭电脑的杀毒软件和防火墙安装包可以到Quartus官网下载需要的版本，注意选择操作系统Quartus官网：FPGA设计软件-英特尔®Quartus®Prime(intel.cn)下载解压后以管理员的身份运行
春风沂水丶·2023-12-17 09:52

西南科技大学数字电子技术实验六（智力竞赛抢答器的设计及FPGA实现）预习报告

一、计算/设计过程说明：本实验是验证性实验，计算预测验证结果。是设计性实验一定要从系统指标计算出元件参数过程，越详细越好。用公式输入法完成相关公式内容，不得贴手写图片。（注意：从抽象公式直接得出结果，不得分，页数可根据内容调整）设计思路：抢答器能正常运行的前提是主持人按下允许装置上的允许抢答装置，为实现这一功能需要将主持人的开关接到4D触发器的复位端。为实现当其中一位选手抢答成功后，其他选手不能继
Myon⁶·2023-12-17 08:07
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