HDL

每天学点营养学17 ——血脂异常

而与之一字之差的高密度脂蛋白胆固醇（HDL-C）则是“好胆固醇”，因为它能将蓄积在组织中的游离胆固醇运送到肝，降低组织中胆固醇的沉积，起到抗动脉粥样硬化作用。对于血脂高的人群，适当的摄入优质
龚恒丽健康管理师·2024-01-29 06:03

Modelsim SE 10.5安装教程

ModelSim是一种功能强大的硬件描述语言(HDL，HardwareDescriptionLanguage)仿真和验证工具，可以单独仿真，也可以联合Quartus/Vivado等软件联合仿真，仿真速度快
GBXLUO·2024-01-29 05:08

$hdl_xmr_force，$value$plusargs

1、$hdl_xmr_force：tasktriggerreset();$hdl_xmr_force("rkvtimertb.apbrstn"，"0");//rkvtimertb.apbrstn<=0;
禅空心已寂·2024-01-29 03:57

vscode开发FPGA(1)---TEROS_HDL插件报错

一、TerosHDL:modelsim(vlog-66)报错Error:(vlog-66)Executionofvlib.exefailed解决办法：1.新建modelsim工程，并随意编译一个.v文件，将产生的work目录复制到modelsim安装路径下。2.再将vscode设置verilog>linting>modelsim>work的路径指定到此处。二、TerosHDL:modelsim(v
zidan1412·2024-01-26 12:31

【FPGA Verilog开发实战指南】初识Verilog HDL-基础语法

这里写目录标题VerilogHDL简介与VHDL比较VerilogHDL基础语法逻辑值关键字moduleendmodule模块名输入信号输出信号既做输入也做输出线网型变量wire寄存器型变量reg参数parameter参数localparam常量赋值方式阻塞赋值非阻塞赋值always语句assign语句算数运算符归元运算符、按位运算符逻辑运算符关系运算符移位运算符位拼接运算符条件运算符优先级if-
醉酒柴柴·2024-01-26 09:31

Zynq学习笔记：02 HDL和Vivado框图

视频：CombiningmyownHDLwiththeVivadoblockdiagram!Fromthisimageyoucanseethatthisiswhatit'slikebeforewhichisbasicallyjusttheblockdiagram.AndVivadohasthiswrapperfilethatitcreatesanditisforwardingtheseintern
圆喵喵Won·2024-01-26 00:12

基于FPGA实现通信系统：Verilog与HLS的选择与应用

基于FPGA实现通信系统通常涉及使用硬件描述语言（HDL）来定义硬件电路的行为。Verilog是一种常用的HDL，适用于在FPGA上实现数字通信系统。
AigcFox·2024-01-20 01:19

linux 将所有相同类型的文件移动到指定目录

/hdl如需选择其他文件修改"*.v"即可
花椒且喵酱·2024-01-16 23:58

Verilog语法——6.测试文件使用for和random语句进行赋值

参考资料【明德扬_verilog零基础入门语法HDL仿真快速掌握-手把手教你写FPGA/ASIC代码设计流程中的应用】6.测试文件使用for和random语句进行赋值6.1for语句的使用题目要求：涉及到
鸥梨菌Honevid·2024-01-16 10:09

Verilog语法——2.模块例化、运算符

参考资料【明德扬_verilog零基础入门语法HDL仿真快速掌握-手把手教你写FPGA/ASIC代码设计流程中的应用】2模块例化、运算符2.1模块例化2.1.1什么是模块例化例化，即将项目不断拆分成次级功能模块
鸥梨菌Honevid·2024-01-13 22:19

Verilog语法——4.Verilog工程模板、相应规范再强调

参考资料【明德扬_verilog零基础入门语法HDL仿真快速掌握-手把手教你写FPGA/ASIC代码设计流程中的应用】4.Verilog工程模板、相应规范4.1Verilog工程模板4.1.1设计模块模板
鸥梨菌Honevid·2024-01-13 22:19

Verilog语法——5.测试文件

参考资料【明德扬_verilog零基础入门语法HDL仿真快速掌握-手把手教你写FPGA/ASIC代码设计流程中的应用】5.测试文件5.1认识测试文件（testbench）testbench是一种验证的手段
鸥梨菌Honevid·2024-01-13 22:19

Verilog语法——3.模块设计实战

参考资料【明德扬_verilog零基础入门语法HDL仿真快速掌握-手把手教你写FPGA/ASIC代码设计流程中的应用】3模块设计实战3.1简单模块设计3.1.1需要实现的简单模块示例3.1.2简单模块实现代码写法一
鸥梨菌Honevid·2024-01-13 22:15

Verilog 和 System Verilog 的区别

这些HDL在VLSI设计中用于描述电子电路的行为和结构。它们都广泛应用于半导体行业来设计和实现集成电路（IC）。它们是设计和模拟复杂数字系统的强大工具。
疯狂的泰码君·2024-01-13 14:44

ADI官方例程HDL和No-OS生成Vivado工程

源码下载1、HDL(hdl-hdl_2019_r2.zip)：https://github.com/analogdevicesinc/hdl/tree/main2、No-OS(no-OS-2019_R2
代码匠·2024-01-12 15:27

Microsemi Libero系列教程（五）——ModelSim的使用

文章目录关于ModelSim新建HDL源文件新建Testbench文件使用Modelim仿真交流群系列教程：MicrosemiLibero系列教程关于ModelSimMentor公司的ModelSim是业界最优秀的
whik1194·2024-01-12 11:35

fpga的设计流程【科普】

常用的设计输入方法有硬件描述语言(HDL)和原理图设计输入方法等。HDL语言中，应用最为广泛的是VHDL和VerilogHDL。(2)功能仿真电路设计完成后，要
宸极FPGA_IC·2024-01-11 11:56

基于sdrpi的openwifi实践1：编译openwifi-hw

我在做sdrpi之前都是按照自己的一套路来编译需要的hdl项目（比如这个博客我还是用我老方法编译hdl），后来因为在openwifi的github上开了sdrpi的branch,我就
mcupro·2024-01-11 08:46

2022年新版openwifi学习试验之1：编译基于zedboard+fmcomms3的HDL项目生成BIT文件

2022年四月左右，openwifi进行了大的改版，发布了新的版本。这篇BLOG我根据openwifi官方的步骤，实现一下zedboard_fmcomms3平台下的软件编译。本BLOG就是我学习试验https://github.com/open-sdr/openwifi-hw这个页面中讲述的步骤，也是笔记，边做边记录，给大家分享可以让大家少走弯路。步骤1：需要的软件：Pre-conditions:
mcupro·2024-01-11 08:16

OPENWIFI实践1：下载并编译SDRPi的HDL源码

使用的软件环境是装好VIVADO2018.3的UBUBTULINUX系统，我用的UBUNTU18.04。购买SDRPi后所给的资料中含有装好VIVADO2018.3的UBUNTU系统。1，首先下载openwifi-hw项目：gitclone--recursivehttps://github.com/open-sdr/openwifi2，设置vivado的环境变量：source/tools/Xili
mcupro·2024-01-11 08:16

[从零开始学习FPGA编程-12]： 快速入门篇 - 操作步骤3(功能仿真)-1-Mentor HDL仿真工具modelsim SE 10.4简介与安装

作者主页(文火冰糖的硅基工坊)：文火冰糖（王文兵）的博客_文火冰糖的硅基工坊_CSDN博客本文网址：https://blog.csdn.net/HiWangWenBing/article/details/125029586目录前言：第1章Mentormodelsim简介
文火冰糖的硅基工坊·2024-01-11 08:10

Modelsim10.4安装

简介（了解，可跳过）modelsim是Mentor公司开发的优秀的HDL语言仿真软件。它能提供友好的仿真环境，采用单内核支持VHDL和Verilog混合仿真的仿真器。
Ephtiny·2024-01-11 08:38

【Verilog】期末复习——设计带异步清零且高电平有效的4位循环移位寄存器

期末复习——解释下列名词（FPGA、ASIC、IP、RTL、EDA、HDL、FS
不怕娜·2024-01-10 13:09

【Verilog】期末复习——分别画出下面两个程序综合后的电路图/reg型数据和wire型数据的区别

期末复习——解释下列名词（FPGA、ASIC、IP、RTL、EDA、HDL、FS
不怕娜·2024-01-10 08:43

【Verilog】期末复习——设计有32个16位存储器的ROM

期末复习——解释下列名词（FPGA、ASIC、IP、RTL、EDA、HDL、FS
不怕娜·2024-01-10 08:13

【Verilog】期末复习——设计11011序列检测器电路

期末复习——解释下列名词（FPGA、ASIC、IP、RTL、EDA、HDL、FS
不怕娜·2024-01-10 08:42

【Verilog】期末复习——举重比赛有三名裁判，当运动员将杠铃举起后，须有两名或两名以上裁判认可，方可判定试举成功，若用A、B、C分别代表三名裁判的意见输入，同意为1，否定为0；F为裁判结果输出，试

期末复习——解释下列名词（FPGA、ASIC、IP、RTL、EDA、HDL、FS
不怕娜·2024-01-08 22:22

【Verilog】期末复习——解释下列名词（FPGA、ASIC、IP、RTL、EDA、HDL、FSM）

系列文章数值（整数，实数，字符串）与数据类型（wire、reg、mem、parameter）运算符数据流建模行为级建模结构化建模组合电路的设计和时序电路的设计有限状态机的定义和分类期末复习——数字逻辑电路分为哪两类？它们各自的特点是什么？期末复习——VerilogHDL描述数字逻辑电路的建模方式有哪三种？它们的特点是？系列文章FPGA:现场可编程逻辑门阵列ASIC：专用集成电路IP：知识产权RTL
不怕娜·2024-01-08 22:52

【Verilog】期末复习——设计带进位输入和输出的8位全加器，包括测试模块

期末复习——解释下列名词（FPGA、ASIC、IP、RTL、EDA、HDL、FS
不怕娜·2024-01-08 22:52

【Verilog】期末复习——简要说明仿真时阻塞赋值和非阻塞赋值的区别。always语句和initial语句的关键区别是什么？能否相互嵌套？

期末复习——解释下列名词（FPGA、ASIC、IP、RTL、EDA、HDL、FS
不怕娜·2024-01-08 22:48

vivado 将RPM转换为XDC宏

这个过程可以完成通过从HDL源中删除RPM属性并创建等效的XDC来手动宏。通过使用Tcl代替RPM，转换也可以在一定程度上自动完成具有XDC宏约束的属性。
cckkppll·2024-01-07 03:08

大一，如何成为一名fpga工程师?

1、数电（必须掌握的基础），然后进阶学模电（选学），2、掌握HDL（HDL=verilog+VHDL）可以选择verilog或者VHDL，建议verilog就行。
宸极FPGA_IC·2024-01-06 11:18

Simulink HDL Coder FPGA初级开发实践（三） 按键消抖

前言：本栏目除特别说明以外，均采用的黑金AX7103开发板，该开发板时钟频率为200M，并且是双端时钟，因此在每个项目中都有一段原语将双端时钟变成200MHz的单端时钟。文章仅作为学习记录，如有不足请在评论区指出，博主不会对各位的问题作出解答，请谅解。博主深知网络上关于HDLCoder的资料十分稀少，特别是中文资料几乎没有，并且官方给出的例子大多挺难不适合入门，因此将自己摸索的过程记录下来，希望给
肆拾伍·2024-01-05 23:11

Simulink HDL Coder FPGA初级开发实践（一） LED呼吸灯

前言：本栏目除特别说明以外，均采用的黑金AX7103开发板，该开发板时钟频率为200M，并且是双端时钟，因此在每个项目中都有一段原语将双端时钟变成200MHz的单端时钟。文章仅作为学习记录，如有不足请在评论区指出，博主不会对各位的问题作出解答，请谅解。博主深知网络上关于HDLCoder的资料十分稀少，特别是中文资料几乎没有，并且官方给出的例子大多挺难不适合入门，因此将自己摸索的过程记录下来，希望给
肆拾伍·2024-01-05 23:10

Simulink HDL Coder FPGA初级开发实践（二） LED流水灯

前言：本栏目除特别说明以外，均采用的黑金AX7103开发板，该开发板时钟频率为200M，并且是双端时钟，因此在每个项目中都有一段原语将双端时钟变成200MHz的单端时钟。文章仅作为学习记录，如有不足请在评论区指出，博主不会对各位的问题作出解答，请谅解。博主深知网络上关于HDLCoder的资料十分稀少，特别是中文资料几乎没有，并且官方给出的例子大多挺难不适合入门，因此将自己摸索的过程记录下来，希望给
肆拾伍·2024-01-05 23:10

Synplify定义全局变量

CompilerDirectives如果代码里面定义了`ifdefFPGA那在CompilerDirectives处填写FPGA=1即可如果有多个，变量中间加空格：FPGA=1ASIC=1使用脚本：set_option-hdl_define-set"FPGA
Jade-YYS·2024-01-04 11:20

甘油三脂高怎么办？怎样降低甘油三脂？

医院化验单上的血脂指标一般包括包括总胆固醇（TC）、甘油三酯（TG）、高密度脂蛋白胆固醇（HDL-c）、低密度脂蛋白胆固醇（LDL-c）等,反映着人体内脂类代谢的情况。
王老颉·2024-01-03 22:43

Quartus II——基于Verilog HDL的数字秒表设计

目录一、实验内容二、实验过程（一）建立工程(二)添加设计文件（三）综合分析与功能仿真一、实验内容用VerilogHDL设计一个数字跑表，所需引脚和功能如下所示：二、实验过程（一）建立工程(二)添加设计文件选择Verilog文件：代码：modulen_clk_top(inputclk,inputreset,inputpause,outputreg[3:0]msh,//百秒十位outputreg[3:
云开处·2024-01-01 23:52

fpga加载程序慢_FPGA设计经验谈 —— 10年FPGA开发经验的工程师肺腑之言

当时由于没有接触到HDL硬件描述语言，设计都是在MAX+plusII原理图环境下用74系列逻辑器件搭建起来的。后来读研究生，工作陆陆续续也用过QuartusII
张腾岳·2024-01-01 23:22

Halcon DL-Model相关算子

控制输入参数1：Backbone：骨干网络(预训练分类器)，Defaultvalue:'pretrained_dl_classifier_compact.hdl'；'pret
夏雪之晶莹·2024-01-01 09:26

【硬件描述语言】期末复习

VHDL语言的功能建模、仿真、综合优点：采用自上至下的设计方法系统大量采用AISC芯片采用系统早期仿真降低了硬件电路的设计难度主要涉及文件是用HDL语言编写的源程序，其资料量小；可继承性好；阅读方便2、
小萨摩！·2024-01-01 04:45

FPGA平台以太网学习：涉及1G/2.5G Ethernet 和Tri Mode Ethernet MAC两个IP核的学习记录（二）——IP学习使用

、传输速率二、网口标准选择三、核功能选择四、共享逻辑五、总结（重点）  学习不能稀里糊涂，要学会多思考，发散式学习以及总结：  FPGA作为一种器件，只是实现目的的一种方法，过度追求实现的技术细节(用hdl
FPGA_青年·2024-01-01 02:44

FPGA平台以太网学习：涉及1G/2.5G Ethernet 和Tri Mode Ethernet MAC两个IP核的学习记录（三）——接口与框架

文章目录一、IP核接口介绍二、框架搭建学习不能稀里糊涂，要学会多思考，发散式学习以及总结：  FPGA作为一种器件，只是实现目的的一种方法，过度追求实现的技术细节(用hdl还是hls，用啥芯片，用啥接口
FPGA_青年·2024-01-01 02:44

FPGA平台以太网学习：涉及1G/2.5G Ethernet 和Tri Mode Ethernet MAC两个IP核的学习记录（四）——实例仿真分析

、复位三、配置（回环测试还是外接）四、状态（链路状态）五、数据、使能  学习不能稀里糊涂，要学会多思考，发散式学习以及总结：  FPGA作为一种器件，只是实现目的的一种方法，过度追求实现的技术细节(用hdl
FPGA_青年·2024-01-01 02:44

用verlog实现红路灯

Verilog是一种用于描述和模拟电子系统的硬件描述语言(HDL)。下面是一个简单的例子，使用Verilog实现红路灯控制器。
黄涵奕·2024-01-01 02:12

FPGA——基于Verilog HDL语言的交通信号灯控制系统

1、系统设计要求该交通灯控制器用于主干道与支道公路的交叉路口，要求是优先保证主干道的畅通，因此，设计要求如下。1、平时处于“主干道绿灯，支道红灯”状态，只有在支道有车辆要穿过主干道时，才将交通灯切向“主干道红灯，支道绿灯”，一旦支道无车辆通过路口，交通灯又回到“主干道绿灯，支道红灯”的状态。2、主干道每次通行的时间不得短于1min，支路每次通行的时间不得长于20s，而这两个状态交换过程中出现“主干
陈曦子。·2024-01-01 02:37

FPGA平台以太网学习：涉及1G/2.5G Ethernet 和Tri Mode Ethernet MAC两个IP核的学习记录（一）——知识补给

学习不能稀里糊涂，要学会多思考，发散式学习以及总结：FPGA作为一种器件，只是实现目的的一种方法，过度追求实现的技术细节(用hdl还是hls，用啥芯片，用啥接口)容易只见树木不见森林。
FPGA_青年·2024-01-01 02:33

Verilog HDL 初步学习

VerilogHDL初步学习程序模块结构1.模块端口定义2.模块内容i/o说明，信号类型说明，功能描述模块端口定义用来声明设计电路模块输入输出端口module模块名（端口1，端口2.，。。。）包括全部输入输出信号模块内容1.i/o说明输入（input），输出（output）和双向（inout）2.信号类型说明所用信号数据类型及函数声明。1）连线型（wire）（默认）：逻辑单元物理连接，不保持电荷。
为暗香来·2023-12-30 10:52

Verilog HDL 行为级建模: 单片机设计

概述：在现代电子系统中，单片机（Microcontroller）是一种集成了处理器核心、内存、输入/输出接口和其他外围设备的集成电路。它们被广泛用于嵌入式系统和各种应用领域，例如消费电子产品、工业自动化和通信设备。在单片机设计中，VerilogHDL（HardwareDescriptionLanguage）被广泛用于行为级建模，以描述和验证单片机的功能和行为。本文将介绍如何使用VerilogHDL
UoEmacs_Lisp·2023-12-27 11:13

Verilog HDL基础语法规则与单片机

VerilogHDL是一种硬件描述语言，常用于设计和模拟数字电路。在本文中，我们将探讨VerilogHDL的基本语法规则，并结合单片机的实例来演示其应用。模块声明和端口定义VerilogHDL中的设计是通过模块进行组织的。每个模块包含一个或多个端口，用于与其他模块或外部电路进行通信。以下是一个简单的模块声明和端口定义的示例：moduleCounter(inputwireclk,//时钟输入inpu
UoEmacs_Lisp·2023-12-27 11:12
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