HDL

浅谈：“阻塞”与“非阻塞”两种赋值语句

FPGA成长的小Tips之赋值语句深刻理解HDL的阻塞赋值和非阻塞赋值，就一定首先需要理解C语言的阻塞和非阻塞。
你的信号里没有噪声·2023-11-28 07:22

（178）Verilog HDL：设计一个计数器之exams/ece241_2014_q7a

（178）VerilogHDL：设计一个计数器之exams/ece241_2014_q7a1.1目录1）目录2）FPGA简介3）VerilogHDL简介4）VerilogHDL：设计一个计数器之exams/ece241_2014_q7a5）结语1.2FPGA简介FPGA（FieldProgrammableGateArray）是在PAL、GAL等可编程器件的基础上进一步发展的产物。它是作为专用集成电
宁静致远dream·2023-11-27 22:13

（159）Verilog HDL：设计一个半加器之hadd

（159）VerilogHDL：设计一个半加器之hadd1.1目录1）目录2）FPGA简介3）VerilogHDL简介4）VerilogHDL：设计一个半加器之hadd5）结语1.2FPGA简介FPGA（FieldProgrammableGateArray）是在PAL、GAL等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足
宁静致远dream·2023-11-26 18:15

ZYNQ嵌入式开发基础教程

文章目录1.ZYNQ嵌入式系统1.1开发流程1.2ZYNQ嵌入式最小系统2.硬件设计2.1创建Vivado工程2.2使用IPIntegrator创建ProcessorSystem2.3生成顶层HDL2.4
XYJ_Tiger·2023-11-26 18:13

FPGA平台SPI学习

SPI协议介绍二、SPI接口介绍三、SPI通信模式介绍四、SPI仿真实验学习不能稀里糊涂，要学会多思考，发散式学习以及总结：  FPGA作为一种器件，只是实现目的的一种方法，过度追求实现的技术细节(用hdl
FPGA_青年·2023-11-26 13:33

HLS学习笔记

最终转换的是HDL，也就是说HDL干不了的HLS肯定干不了，HDL能干的HLS也不一定能成。HLS与HDL相比，使用C/C++来设计电路，并可以自动添加流水、循环（部分）展开等操作。
高纳德·2023-11-24 07:37

Verilog HDL中的“+:”和“-:”语法详解

VerilogHDL中的“+:”和“-:”语法详解在FPGA开发中，VerilogHDL语言是广泛应用的一种硬件描述语言。其中，“+:”和“-:”是VerilogHDL语言中特有的语法，这两个语法用于对数据进行处理和运算。本文将对“+:”和“-:”语法进行详细解释，并且提供相应的代码示例。“+:”语法“+:”语法用于在循环结构中对数据进行加法运算，可以极大地简化代码的书写。具体操作如下：//对数组
HackMasterX·2023-11-23 23:17

一段来自《Verilog HDL 高级数字设计》的错误Verilog代码

笔者之前在阅读《VerilogHDL高级数字设计》时的基4布斯乘法器一文时，就遇到了一段有问题的代码，而这个问题可以用Verilog基础：表达式位宽的确定（位宽拓展）文中的分析完美解决。always@(negedgeclock)if(Start)beginexpected_value=0;case({word1[word_size-1],word2[word_size-1]})0:beginexp
日晨难再·2023-11-22 17:47

ADRV9002官方例程开发过程中遇到的问题

开发环境：Vivado2021.2HDL版本：hdl_2021_r2GitHub-analogdevicesinc/hdlathdl_2021_r2no-OS版本：no_OS-2021_R2GitHub-analogdevicesinc
nwpu061701·2023-11-22 11:08

【FPGA】IP核

三.IP核的存在形式HDL语言形式：软核（软IP）可进行参数调制，复用性强，布局和布线灵活，设计周期短，设计投入少。网表形式：固核，完成了综合的功能块版图形式：硬核，最终阶
おもいね·2023-11-20 14:50

lncRNA：脂质代谢研究进展

lncRNA协调脂肪形成；脂肪酸，胆固醇，以及高密度和低密度脂蛋白（HDL和LDL）的形成。
奶盐味·2023-11-20 08:30

ucos iii在zynq上的移植

介绍软件要求硬件要求硬件设计步骤1.调用VivadoIDE和创建项目步骤2.创建一个IP集成器设计第3步：添加和设置ZYNQ处理器系统的IP块步骤4.自定义ZYNQ块我们的设计第5步：添加软外设第6步：生成HDL
kobesdu·2023-11-16 01:24

halcon 深度学习标注_Halcon deep learning之目标检测笔记（一）

设置基于深度学习的目标检测模型的路径，该模型文件以.hdl结尾。设置样本数据文件夹ExampleDataDir：'detect_pills_data'数据
雪小洁·2023-11-14 19:53

AD9361+zedboard(ZYNQ7020)的SDK工程(上)

1.准备工具vivado2018.3HDL源码：https://wiki.analog.com/resources/fpga/docs/releasesno_os：https://github.com/
qq_35398084·2023-11-13 22:14

zc706开发 no-os以及linux系统上实现对ad9361驱动

1.no-os首先得从官方网站下载相应的HDL文件和noos的驱动文件文件，需对照自己电脑上安装的vivado版本下载相应的HDL文件,下载完这两个文件后，如果你手上的板卡是FMCOMMS3可以看我下面的初始化配置步骤
翟二狗爱学习·2023-11-13 22:44

芯片设计工程师必备基本功——《设计与验证：Verilog HDL》

要想尽快在IC设计领域站稳脚跟，就必须要尽快掌握HDL语言的设计方法。现在市场上关于Verilog的书籍大多数是介绍语法和建模的，没有真正体现出理论性与实用性的结合。今天
移知·2023-11-13 16:53

基于VITIS JESD204B官方IP核的调试

//www.chinaaet.com/tech/designapplication/3000080357jesd204b应用指南https://github.com/analogdevicesinc/hdl2
FPGA入门·2023-11-12 08:16

FPGA学习笔记-Verilog语法-夏宇闻

FPGA-00-语法《Verilog数字系统设计教程》-夏宇闻-第一部分第一章基础知识硬件描述语言HDL：以文本形式描述数字系统硬件的结构和行为。
学习虫虫·2023-11-12 00:30

Verilog HDL语言基础知识

目录VerilogHDL语言基础知识6.1.2VerilogHDL模块的结构6.1.3逻辑功能定义6.2.1常量6.3运算符及表达式6.4.2条件语句VerilogHDL语言基础知识先来看两个VerilogHDL程序。例6.1一个8位全加器的VerilogHDL源代码moduleadder8(cout,sum,ina,inb,cin);output[7:0] sum;outputcout;inpu
Gretel Tade·2023-11-12 00:40

【数字系统】组合逻辑电路设计：4-2线优先编码器/2-4线译码器/比较器/全加器 Quartus II 环境/Verilog HDL语言/编程+仿真+开发板/FPGA/CPLD/EDA

一、实验要求1.编码／译码器的设计与实现；比较器的设计与实现；全加器的设计与实现；2.在QuartusII环境下，运用VerilogHDL语言进行编程开发，并完成对电路工作情况的仿真模拟；3.完成配置程序的下载，并在开发板上对程序进行功能验证。二、实验过程步骤1、设计模块1：四线—二线优先编码器pre_encode4_2a.模块功能要求编码器通常分为两大类：普通编码器和优先编码器。其中普通编码器就
StormBorn_·2023-11-12 00:07

AD9371 Crossbar

官方例程构建及单音信号收发ad9371_tx_jesd-->util_ad9371_xcvr接口映射：AD9371官方例程之tx_jesd与xcvr接口映射AD9371官方例程时钟间的关系与生成：AD9371官方例程HDL
lwd_up·2023-11-09 20:21

Ubuntu websocket程序

include#include#include#include#includetypedefwebsocketpp::serverserver;usingwebsocketpp::connection_hdl
小鱼仙官·2023-11-09 05:45

AD9371 官方例程裸机SW 和 HDL配置概述（二）

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lwd_up·2023-11-08 08:39

AD9371 官方例程裸机SW 和 HDL配置概述（三）

官方例程构建及单音信号收发ad9371_tx_jesd-->util_ad9371_xcvr接口映射：AD9371官方例程之tx_jesd与xcvr接口映射AD9371官方例程时钟间的关系与生成：AD9371官方例程HDL
lwd_up·2023-11-08 08:39

AD9371 官方例程 NO-OS 主函数 headless 梳理（二）

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lwd_up·2023-11-08 08:01

ZYNQ_project:led

synthesis综合：综合的过程是由FPGA综合工具箱HDL原理图或其他形式源文件进行分析，进而推演出由FPGA芯片中底层基本单元表示的电路网表的过程。通俗的讲就是将自己的设计映射到FPGA中。
warrior_L_2023·2023-11-07 12:48

AD9371 官方例程 NO-OS 主函数 headless 梳理（一）

官方例程构建及单音信号收发ad9371_tx_jesd-->util_ad9371_xcvr接口映射：AD9371官方例程之tx_jesd与xcvr接口映射AD9371官方例程时钟间的关系与生成：AD9371官方例程HDL
lwd_up·2023-11-06 06:47

Modelsim 使用教程（5）——Analyzing Waveforms

一、概述Wave窗口允许我们以HDL波形和数据的形式查看仿真结果。Wave窗口被划分为多个窗格。通过单击并在任意两个窗格之间拖动该条，可以调整路径名窗格、值窗格和波形窗格的大小。
apple_ttt·2023-11-06 05:12

数字电路综合划分及编码风格

1.综合划分合理的设计划分和好的HDL编码风格对成功的综合影响很大。逻辑划分是成功综合（和布局布线，如果布图示层次化的）的关键。传统上，设计人员根据每个模块的功能划分设计，而不考虑综合过程。
我喜欢唱跳rap打篮球·2023-11-05 13:50

ModelSim功能仿真，综合仿真，时序仿真

功能仿真需要：1.TestBench或者其他形式的输入激励2.设计代码（HDL源程序）值得一提的是，可以在ModelSim直接编写TestBench，使用View->Source->Showlangua
Oh_my_God_L_C·2023-11-05 03:14

顶层设计模块

如果FPGA设计不是只包含一个模块或实体的，那么顶层模块中的HDL代码编写一般都是采用纯结构化的描述方法，即部分语句只存在例化语句。
叶慧琳·2023-11-03 18:06

vivado报错 ：Syntax error near “non-printable character with the hex value ‘0xef‘“.

vivado报错[HDL9-806]Syntaxerrornear"non-printablecharacterwiththehexvalue'0xef'".
Yeye ——·2023-11-03 09:24

FPGA基础知识

FPGA基础知识目录FPGA基础知识FPGA介绍数字集成电路分类PLDPLD分类：PLD原理HDL数字系统设计Verilog与C的区别：FPGA介绍数字集成电路分类通用集成电路：比如单片机，74系列IC
一只活蹦乱跳的大鲤鱼·2023-11-02 15:30

Simulink HDL--如何生成Verliog代码

  Simulink生成HDL的方法可以快速设计出工程，并结合FPGA验证，相比于手写HDL代码虽然存在代码优化不足的问题。但是方法适合做工程的快速验证和基本框架搭建。
伊丽莎白鹅·2023-11-02 15:53

AD9371 官方例程HDL JESD204B相关IP端口信号

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lwd_up·2023-11-02 05:15

AD9371 官方例程裸机SW概述（一）

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lwd_up·2023-11-02 05:00

Overview of HDL-Based Design——从HDL开始设计的全过程

1.1OverviewofHDL-BasedDesignThischapterguidesyouthroughatypicalHDL-baseddesignprocedureusingadesignofarunner’sstopwatch.Thedesignexampleusedinthistutorialdemonstratesmanydevicefeatures,softwarefeature
highhill520·2023-11-01 14:28

vscode搭建Verilog环境

更新】一、从官网下载安装VScode二、登录账号同步数据（如果已有）三、安装插件3.1Chinese（simplified）中文汉化包3.2文件管理器的图标包icontheme3.3安装Verilog-HDL
月见团子tsukimi·2023-11-01 05:53

用Vscode编辑verilog代码配置

pwd=mnq4提取码：mnq4比较有用的插件：Chinese语言包Verilog-HDL/System
ChipChatter·2023-11-01 05:22

modelsim仿真（二）——自动化仿真

最突出的特点就是快，modelsim对HDL文件的编译速度要远远大于quartus，可以快速排除新开发模块中的语法错误，验证功能正确性，帮助我们
Arist9612·2023-10-31 09:08

CDN直播和点播

直播点播的频道管理、资源管理、录制设置、分辨率设置、视频剪辑、广告管理、账户管理、授权、计费等一系列业务功能的集合CDN运维系统2.CDN直播系统：源支持rtmp、http、udp等多种协议播放支持主流的hls、hdl
i格雷·2023-10-30 15:26

AD9371 官方例程HDL详解之JESD204B RX侧时钟生成

官方例程构建及单音信号收发ad9371_tx_jesd-->util_ad9371_xcvr接口映射：AD9371官方例程之tx_jesd与xcvr接口映射AD9371官方例程时钟间的关系与生成：AD9371官方例程HDL
lwd_up·2023-10-29 21:57

AD9371 官方例程HDL详解之JESD204B RX侧格式配置

AD9371系列快速入口AD9371+ZCU102移植到ZCU106：AD9371官方例程构建及单音信号收发采样率和各个时钟之间的关系：AD9371官方例程HDL详解之JESD204BTX侧时钟生成（三
lwd_up·2023-10-29 21:50

vivado2018.2版本带PS侧配置（bd）调用modelsim仿真时：(vlog-13006) Could not find the package (sc_util_v1_0_3_pkg)

/ZC702.srcs/sources_1/bd/system/ipshared/03a9/hdl/axi_protoc
wkonghua·2023-10-29 21:42

解决Ubuntu18.04(ROS Melodic)安装hdl_graph_slam依赖问题(2022-07-07)

ROSMelodiccn/melodic/Installation/Ubuntu-ROSWikihttp://wiki.ros.org/cn/melodic/Installation/UbuntuROS安装中sudorosdepinit和rosdepupdate失败的终极解决方法（最新版本）_何为其然的博客-CSDN博客_rosdep2一.绪论关于ROS安装过程中遇到的sudorosdepinit
E.M.O.T.I.O.N·2023-10-29 00:46

verilog vscode linux

安装vscode插件插件：Verilog-HDL/SystemVerilog/BluespecSystemVerilog功能：.xdc.ucf.v等代码高亮、代码格式化、语法检查（Linting）、光标放到变量上提示变量的信息等关于其他语言的依赖工具等信息查看插件说明代码对齐还是用自即的风格吧
xiaguangbo·2023-10-28 20:34

开源3D激光（视觉）SLAM算法汇总（持续更新）

目录一、Cartographer二、hdl_graph_slam三、LOAM四、LeGO-LOAM五、LIO-SAM六、S-LOAM七、M-LOAM八、livox-loam九、Livox-Mapping
luoganttcc·2023-10-28 19:20

synopsys-SDC第四章——Tcl扩展SDC

一、时序约束时序约束用于指定HDL中无法捕
王_嘻嘻·2023-10-28 16:49

FPGA时序分析与约束（7）——通过Tcl扩展SDC

这些主要用于指定HDL中无法捕获的设计特性和用于驱动综合。那时候，它们是DesignCompiler的命
apple_ttt·2023-10-28 15:34

备忘坑 基于 FPGA，risc-v Verilog HDL和Linux 等源码组装个人主用主机

分为两步走，step1,用一个小型的fpga开发板做一个能跑，但性能有限的小主机；step2,用一款性价比极高，性能够强的FPGA板子，重复step1的工作；step3,开机干活
Eloudy·2023-10-28 11:36
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